CN103378004B - 一种具有应力覆盖层的cmos器件制作方法 - Google Patents

Abstract

本发明提供了一种具有应力覆盖层的CMOS器件的制作方法，该方法在沉积具有张应力的第一氮化硅薄膜之前，在晶片器件面沉积阻挡层，阻挡层至少同时覆盖在N阱和P阱上方；在沉积具有张应力的第一碳化硅薄膜之后，对其紫外线处理并在表面沉积氧化物层；接着依次刻蚀去除N阱区域上方的部分氧化物层、第一碳化硅薄膜和阻挡层后，在N阱上方露出的层叠栅极和金属硅化物表面以及P阱上方的部分氧化物层表面沉积具有压应力的第二氮化硅薄膜。本发明的方法不但降低了UV？Cure过程中对PMOS器件的性能损害，提高了PMOS器件性能。

Description

一种具有应力覆盖层的CMOS器件制作方法

技术领域

本发明涉及一种半导体制造方法，特别涉及一种具有应力覆盖层的CMOS器件制作方法。

背景技术

目前，半导体制造工业主要在硅衬底的晶片(wafer)器件面上生长器件，例如，互补型金属氧化物半导体(CMOS)器件。CMOS器件在微处理器、闪存和特定用途集成电路(ASIC)的半导体技术上占有重要的地位。现在普遍采用双阱CMOS工艺在硅衬底上同时制作导电沟道(Channel)为空穴的p型沟道金属氧化物半导体场效应管(PMOS)和导电沟道为电子的n型沟道金属氧化物半导体场效应管(NMOS)，具体步骤为：首先，掺杂硅衬底中的不同区域，使硅衬底同时具有以电子为多数载流子的n型硅衬底，及以空穴为多数载流子的p型硅衬底；接着在n型硅衬底和p型硅衬底之间制作浅沟槽隔离(STI)101，被STI101分隔开的不同类型硅衬底彼此绝缘，称为有源区(AA)，然后在STI101两侧分别用离子注入的方法形成空穴型掺杂扩散区(P阱)102，电子型掺杂扩散区(N阱)103，其中P阱102掺杂第III主族元素硼，N阱103掺杂第V主族元素磷；最后在P阱102和N阱103上方分别制作由栅极电介质层104和栅极105组成的层叠栅极106，及在P阱102和N阱103中分别进行源、漏极注入形成源极和漏极，所述源极和漏极分别位于层叠栅极106的两侧(图1中源极和漏极未画出)，从而在P阱102所在区域得到NMOS，在N阱103所在区域得到PMOS，也就是如图1所示的CMOS器件结构。

需要注意的是，在现有技术中，CMOS器件结构还可以包括环绕层叠栅极106的氮氧化物(二氧化硅和氮化硅)侧墙(spacer)(图1中未画出)。Spacer一方面可以保护栅极，另一方面可以防止源、漏极注入与导电沟道过于接近而产生漏电流甚至源极和漏极之间导通。众所周知，当CMOS器件结构所在的器件层制作完毕后，为了NMOS器件或PMOS器件的信号传输，还要在器件层之上制作金属互连层。在器件层和金属互连层之间由金属化前电介(Pre-MetalDielectric，PMD)层相连，PMD层分别在栅极105、源极和漏极上形成接触电极，用于器件层中的各部分与上方金属互连层中金属线的金属互连。为减小上述接触电极的欧姆接触电阻，在源、漏极注入之后，还会在栅极105顶部以及源极、漏极表面生长金属硅化物(如：镍化硅、钴化硅或钛化硅)(图1中未画出)。

多年以来，沿着摩尔定律提供的途径，人们一直采用将CMOS等比例微缩的方法增加器件速度，然而随着CMOS尺寸的缩小，常规的等比例微缩方法遇到了以短沟道效应为核心的一系列问题。例如，电源电压的等比例缩小在降低动态功耗的同时如何增大驱动电流(Idsat)密度的问题，因此如何提高载流子迁移率(PMOS内的空穴和NMOS内的电子)成为保证CMOS器件性能的关键。

近年来，应变工程技术(strainengineering)被认为是一个将摩尔定律延伸的关键技术之一。所谓应变技术，即通过向CMOS的导电沟道引入局部单向应力，达到提升CMOS的导电沟道内载流子迁移率的目的，从而在栅极电介质层厚度变薄或保持不变的情况下使驱动电流大幅增长，最终提高CMOS器件性能。对不同类型的导电沟道而言，必须针对PMOS和NMOS分别设计局部单向拉压力(tensilestress)或压应力(compressivestress)。其中，对PMOS引入压应力增加空穴的迁移率称为局部单向压缩型应变，而对NMOS引入张应力提高电子的迁移率称为局部单向拉伸型应变。

目前应用的应变工程技术主要有：分别在NMOS和PMOS上方沉积具有张应力或者压应力的氮化硅(SiN)薄膜作为应力覆盖层；在STI和PMD中增加具有张应力或者压应力的氧化物层，以及采用锗硅(SiGe)外延层填充刻蚀或升高的源极和漏极。

现在已有多种技术能够沉积张应力或者压应力的氮化硅(SiN)薄膜：例如，炉管化学气相沉积(CVD)、原子层沉积(ALD)和等离子体增强化学气相沉积(PECVD)等。PECVD工艺是一种高产量的成熟工艺，且在热预算方面和金属硅化物(CoSi和NiSi)的接触电极有良好的兼容性。以其较强的适应性和延续性在CMOS器件制作领域得到广泛的应用。

氮化硅薄膜的本征应力主要是由于三角形平面内以氮原子为中心的网络结构单元趋向于形成具有低能量价键的，以硅原子为中心的四面体网络结构的固有本性造成的。由于上述两类原子化合价的不同，就会存在应变。以氨气-硅烷为反应混合物的PECVD工艺为例，沉积的氮化硅薄膜化学式是SiNxHy，其张应力产生机理的模型主要包括乙硅烷和氨基硅烷基团的气相形成，这些等离子体产物的表面反应以及随后的通过氢气和氨气的剔除反应而在次表面进行的多余氢的释放等过程。在PECVD工艺中形成的被拉伸的Si-N键会被周围的网状结构所限制，从而被有效地冻结为张应力状态。与相应的低压化学气相沉积(LPCVD)相比较，由于PECVD工艺中硅衬底的温度较低，则剔除反应也较少，从而导致氮化硅薄膜中含氢的化学键(主要是硅氢键和氮氢键)较多，增强了网状结构的灵活性，降低了应力。然而LPCVD方法能够在较高温度下得到更大应力的氮化硅薄膜，因此需要提出一种低温替代工艺，使PECVD工艺沉积的氮化硅薄膜获得与LPCVD方法相当的应力水平。这种具有更高应力的氮化硅薄膜技术由沉积和后处理两步工艺组成。在初始的PECVD工艺的沉积过程中形成了氢含量较高的具有张应力的氮化硅薄膜。随后对这一氮化硅薄膜进行处理，使成键较弱的氢原子和间隙氢原子重新结合成氢气的形式并扩散出氮化硅薄膜，在氮化硅晶体结构中留下孔隙和悬挂键。如果在适当温度下进行上述后处理工艺，则氮化硅薄膜随后即会重新排列、收缩并致密，从而形成具有较高张应力的氮化硅薄膜。现有的后处理工艺包括等离子体和紫外线处理(UVcure)工艺，尤其是紫外线处理工艺可以得到具有更高张应力的氮化硅薄膜。

下面详细说明现有技术中制作具有应力覆盖层的CMOS器件的方法。

结合图3～8，说明如图2所示的现有技术中制作具有应力覆盖层的CMOS器件的工艺流程，其具体步骤如下：

步骤201，图3为现有技术中制作具有应力覆盖层的CMOS器件工艺流程步骤201的剖面结构示意图，如图3所示，在晶片器件面沉积具有张应力的第一氮化硅薄膜301；

本步骤中，提供具有p型(或n型)硅衬底100的晶片(wafer)，所述硅衬底100中已经制作完成STI101、P阱102和N阱103，在P阱102和N阱103区域的硅衬底100表面分别具有由栅极电介质层104和栅极105组成的层叠栅极106，在位于层叠栅极106的两侧的硅衬底100中具有源极和漏极(图中未画出)，栅极电介质层下方的硅衬底100中形成导电沟道，P阱102中形成n型导电沟道，N阱103中形成p型导电沟道。如图3所示，在金属硅化物形成之后，直接在晶片器件面沉积具有张应力的第一氮化硅薄膜301；用PECVD工艺沉积具有张应力的第一氮化硅薄膜301的步骤为现有技术，不再赘述。

步骤202，图4为现有技术中制作具有应力覆盖层的CMOS器件工艺流程步骤202的剖面结构示意图，如图4所示，对具有张应力的第一氮化硅薄膜301进行UVcure402；

本步骤中，对具有张应力的第一氮化硅薄膜301进行UVcure402的方法是：将沉积了具有张应力的第一氮化硅的晶片放置于紫外线辅助热处理(UVTP)设备中对第一氮化硅薄膜301进行紫外线处理。随着第一氮化硅薄膜301中氢含量的降低，其应力逐渐增大。利用紫外线的光子能量可以帮助打开第一氮化硅薄膜301中的硅氢键(Si-H)和氮氢键(N-H)以及一些硅氢氮键(SI-H-N)中的化学键，相邻断裂键中的氢原子相结合形成氢气分子，然后氢气会从第一氮化硅薄膜301中扩散出来，从而在第一氮化硅薄膜301中形成悬挂键和微孔。悬挂键相互交联，使微孔收缩以得到最小的表面能的同时导致第一氮化硅薄膜301收缩，得到更高的张应力。

本步骤的问题在于，位于PMOS上方的具有张应力的第一氮化硅薄膜301在UVcure402过程产生的氢(H)原子会扩散到PMOS所在区域的金属硅化物和p型导电沟道中，也就是说氢原子会与p型导电沟道中离子注入的硼(B)原子之间发生相互作用，B原子的损耗意味着p型导电沟道中载流子浓度下降，最终导致PMOS器件性能下降。

步骤203，图5为现有技术中制作具有应力覆盖层的CMOS器件工艺流程步骤203的剖面结构示意图，如图5所示，在UVcure402后的第一氮化硅薄膜301表面沉积氧化物层503；

本步骤中，沉积氧化物层503的步骤为现有技术，不再赘述，该氧化物层503作为后续刻蚀去除P阱上方具有压应力的第二氮化硅薄膜的刻蚀停止层(etchstoplayer)。

步骤204，图6为现有技术中制作具有应力覆盖层的CMOS器件工艺流程步骤204的剖面结构示意图，如图6所示，第一光刻后刻蚀去除N阱103上方的部分氧化物层503和第一氮化硅薄膜301，露出N阱103上方的层叠栅极106和金属硅化物表面；

本步骤中的第一光刻是指，在氧化物层503上涂覆第一光刻胶，经过曝光和显影工艺将第一光刻胶图案化形成第一光刻图案。以第一光刻图案为掩膜刻蚀依次去除N阱103上方的氧化物层503和第一氮化硅薄膜301部分，露出N阱103上方的层叠栅极106和金属硅化物表面，同时保留覆盖在P阱102上方的部分氧化物层503’和部分第一氮化硅薄膜301’。

本步骤中的刻蚀是干法刻蚀，具体步骤为现有技术，不再赘述。

步骤205，图7为现有技术中制作具有应力覆盖层的CMOS器件工艺流程步骤205的剖面结构示意图，如图7所示，在N阱103上方的层叠栅极106和金属硅化物表面以及P阱102上方的部分氧化物层503’表面沉积具有压应力的第二氮化硅薄膜704；

本步骤中，采用PECVD工艺沉积具有压应力的第二氮化硅薄膜704，具体步骤为现有技术，不再赘述。

步骤206，图8为现有技术中制作具有应力覆盖层的CMOS器件工艺流程步骤206的剖面结构示意图，如图8所示，第二光刻后刻蚀去除P阱102上方的部分具有压应力的第二氮化硅薄膜704，以氧化物层503为刻蚀停止层，形成具有应力覆盖层的CMOS器件。

本步骤中的第二光刻是指，在第二氮化硅薄膜704上涂覆第二光刻胶，经过曝光和显影工艺将第二光刻胶图案化形成第二光刻图案。以第二光刻图案为掩膜刻蚀去除P阱102上方的具有压应力的部分第二氮化硅薄膜704，同时保留覆盖在N阱103上方的具有压应力的部分第二氮化硅薄膜704’。最终以保留在P阱102上方的具有张应力的部分第一氮化硅薄膜301’和保留在N阱上方的具有压应力的部分第二氮化硅薄膜704’，两者共同作为CMOS器件的应力覆盖层。

本步骤中的刻蚀是干法刻蚀，具体步骤为现有技术，不再赘述。

发明内容

有鉴于此，本发明解决的技术问题是：在对具有张应力的第一氮化硅薄膜进行紫外线处理的过程中，位于PMOS上方的第一氮化硅薄膜中的氢原子会扩散到PMOS所在区域的金属硅化物和p型导电沟道中，与硼元素发生相互作用，造成硼元素损耗和p型导电沟道中载流子浓度下降，最终导致PMOS器件性能下降。

为解决上述问题，本发明的技术方案具体是这样实现的：

一种具有应力覆盖层的CMOS器件的制作方法，提供一具有硅衬底的晶片，所述硅衬底中具有浅沟槽隔离、P阱和N阱结构，所述P阱1和N阱区域分别具有层叠栅极、源极、漏极和金属硅化物，位于硅衬底表面的所述层叠栅极由栅极电介质层和栅极组成、所述源极和漏极分别位于所述层叠栅极两侧的所述硅衬底中，所述金属硅化物位于源极和漏极表面，该方法包括：

所述晶片的器件面沉积阻挡层；

所述阻挡层表面沉积具有张应力的第一氮化硅薄膜；

对所述具有张应力的第一氮化硅薄膜进行紫外线处理；

在经过紫外线处理后的所述具有张应力的第一氮化硅薄膜表面沉积氧化物层；

第一光刻后，依次刻蚀去除N阱上方的部分氧化物层、第一氮化硅薄膜和阻挡层，露出N阱上方的层叠栅极和金属硅化物表面；

在N阱上方的所述层叠栅极和金属硅化物表面以及所述P阱上方的部分氧化物层表面沉积具有压应力的第二氮化硅薄膜；

第二光刻后，刻蚀去除P阱上方的部分具有压应力的第二氮化硅薄膜，以所述部分氧化物层为刻蚀停止层，形成具有应力覆盖层的CMOS器件。

所述阻挡层是氮化硅、氮氧化硅或者碳化硅材料。

所述沉积阻挡层的方法是化学气相沉积、低压化学气相沉积或者等离子增强型化学气相沉积。

所述沉积阻挡层的厚度范围是10埃到100埃。

所述依次刻蚀去除N阱上方的部分氧化物层、第一氮化硅薄膜和阻挡层的方法是干法刻蚀。

由上述的技术方案可见，本发明提供了一种具有应力覆盖层的CMOS器件的制作方法，该方法在沉积具有张应力的第一氮化硅薄膜之前，在晶片器件面沉积阻挡层，阻挡层至少同时覆盖在N阱和P阱上方；在沉积具有张应力的第一碳化硅薄膜之后，依次进行UVcure和在第一氮化硅薄膜表面沉积氧化物层的步骤；接着刻蚀去除N阱区域上方的部分氧化物层、第一碳化硅薄膜和阻挡层后，在N阱上方露出的层叠栅极和金属硅化物表面以及P阱上方的部分氧化物层表面沉积具有压应力的第二氮化硅薄膜。可见，该方法一方面降低了UVCure过程中对PMOS器件的性能损害，提高了PMOS器件性能。另一方面由于阻挡层厚度有限，即使保留覆盖在P阱区域的部分阻挡层也不会损害NMOS器件性能。

附图说明

图1为现有技术中CMOS器件结构示意图；

图2为现有技术制作具有应力覆盖层的CMOS器件工艺流程图；

图3～8为现有技术制作具有应力覆盖层的CMOS器件的剖面结构示意图；

图9为本发明制作具有应力覆盖层的CMOS器件工艺流程图；

图10～16为本发明制作具有应力覆盖层的CMOS器件的剖面结构示意图。

具体实施方式

为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

本发明提出了一种具有应力覆盖层的CMOS器件的制作方法，该方法在沉积具有张应力的第一氮化硅薄膜之前，在晶片器件面沉积阻挡层，阻挡层至少同时覆盖在N阱和P阱上方；在沉积具有张应力的第一碳化硅薄膜之后，依次进行紫外线处理和在第一氮化硅薄膜表面沉积氧化物层的步骤；接着刻蚀去除N阱区域上方的部分氧化物层、第一碳化硅薄膜和阻挡层后，在N阱上方露出的层叠栅极和金属硅化物表面以及P阱上方的部分氧化物层表面沉积具有压应力的第二氮化硅薄膜。

具体实施例一

结合图10～16说明本发明如图9所示的制作具有应力覆盖层的CMOS器件的工艺流程，其具体步骤如下：

步骤901，图10为本发明制作具有应力覆盖层的CMOS器件工艺流程步骤901的剖面结构示意图，如图10所示，在晶片器件面沉积阻挡层1001(Barrierlayer)；

本步骤与现有技术相同的是。首先提供具有p型(或n型)硅衬底100的晶片(wafer)，所述硅衬底100中已经制作完成STI101、P阱102和N阱103，在P阱102和N阱103区域的硅衬底100表面分别各自具有由栅极电介质层104和栅极105组成的层叠栅极106，在位于层叠栅极106的两侧的硅衬底100中具有源极和漏极(图中未画出)，栅极电介质层下方的硅衬底100中形成导电沟道，P阱102中形成n型导电沟道，N阱103中形成p型导电沟道。相比现有技术，本步骤的区别在于在沉积具有张应力的第一氮化硅薄膜1101之前，如图10所示，首先在晶片器件面沉积阻挡层1001，所述阻挡层1001同时覆盖所述P阱、N阱和STI区域；所述阻挡层1001可以是氮化硅、氮氧化硅或者碳化硅材料，沉积阻挡层1001的方法可以是CVD、LPCVD或者PECVD；沉积阻挡层1001的厚度范围是10埃到100埃，例如，10埃，50埃或者100埃。

步骤902，图11为本发明制作具有应力覆盖层的CMOS器件工艺流程步骤902的剖面结构示意图，如图11所示，在阻挡层1001表面沉积具有张应力的第一氮化硅薄膜1101；

本步骤中，如图11所示，在阻挡层1001表面沉积具有张应力的第一氮化硅薄膜1101；在阻挡层1001表面沉积具有张应力的第一氮化硅薄膜1101的方法可以是LPCVD或者PECVD工艺，具体工艺步骤为现有技术，不再赘述。

步骤903，图12为本发明制作具有应力覆盖层的CMOS器件工艺流程步骤903的剖面结构示意图，如图12所示，对具有张应力的第一氮化硅薄膜1101进行UVcure1202；

本步骤中，对具有张应力的第一氮化硅薄膜1101进行UVcure1202的方法是：将沉积了具有张应力的第一氮化硅的晶片放置于紫外线辅助热处理(UVTP)设备中对第一氮化硅薄膜1101进行紫外线曝光处理。在对具有张应力的第一氮化硅层(特别是位于PMOS上方的第一氮化硅层部分)进行UVcure1202步骤中，本发明的步骤901中沉积的所述阻挡层1001能够阻止上述UVcure1202步骤产生的氢(H)原子的扩散，特别是向PMOS所在区域的金属硅化物和p型导电沟道中的扩散，从而阻止氢原子和p型导电沟道中离子注入的硼(B)原子相互作用而消耗硼原子，避免由于p型导电沟道中载流子浓度下降而导致的PMOS器件性能下降，有效保护PMOS器件。

步骤904，图13为本发明制作具有应力覆盖层的CMOS器件工艺流程步骤904的剖面结构示意图，如图13所示，在UVcure1202后的具有张应力的第一氮化硅薄膜1101表面沉积氧化物层1303；

本步骤中，沉积氧化物层1303的步骤为现有技术，不再赘述，该氧化物层1303作为后续刻蚀去除P阱102上方具有压应力的第二氮化硅薄膜的刻蚀停止层(etchstoplayer)。

步骤905，图14为本发明制作具有应力覆盖层的CMOS器件工艺流程步骤905的剖面结构示意图，如图14所示，第一光刻后刻蚀，依次去除N阱103上方的部分氧化物层1303、第一氮化硅薄膜1101和阻挡层1001，露出N阱103上方的层叠栅极106和金属硅化物表面；

本步骤中的第一光刻是指，在氧化物层1303上涂覆第一光刻胶，经过曝光和显影工艺将第一光刻胶图案化形成第一光刻图案。以第一光刻图案为掩膜刻蚀依次去除N阱上方的氧化物层1303、第一氮化硅薄膜1101和阻挡层1001部分，露出N阱上方的层叠栅极和金属硅化物表面，同时保留覆盖在P阱上方的部分氧化物层1303’、部分第一氮化硅薄膜1101’和部分阻挡层1001’。

本步骤中的刻蚀是干法刻蚀，在刻蚀依次去除具N阱103上方的氧化物层1303、第一氮化硅薄膜1101和阻挡层1001部分步骤中，不需要特殊的工艺，不会增加工艺的复杂性。本步骤中控制干法刻蚀停止的方法是终点检测法，具体步骤为现有技术，不再赘述。

步骤906，图15为本发明制作具有应力覆盖层的CMOS器件工艺流程步骤906的剖面结构示意图，如图15所示，在N阱103上方的层叠栅极和金属硅化物表面以及P阱102上方的部分氧化物层1303’表面沉积具有压应力的第二氮化硅薄膜1504；

本步骤中，采用PECVD工艺沉积具有压应力的第二氮化硅薄膜1504，具体步骤为现有技术，不再赘述。

步骤907，图16为本发明制作具有应力覆盖层的CMOS器件工艺流程步骤907的剖面结构示意图，如图16所示，第二光刻后刻蚀去除P阱102上方的部分具有压应力的第二氮化硅薄膜1504，以氧化物层1303为刻蚀停止层，形成具有应力覆盖层的CMOS器件；

本步骤中的第二光刻是指，在第二氮化硅薄膜1504上涂覆第二光刻胶，经过曝光和显影工艺将第二光刻胶图案化形成第二光刻图案。以第二光刻图案为掩膜刻蚀去除P阱102上方的具有压应力的部分第二氮化硅薄膜1504，同时保留覆盖在N阱103上方的具有压应力的部分第二氮化硅薄膜1504’。最终以保留在P阱102上方的具有张应力的部分第一氮化硅薄膜1101和保留在N阱103上方的具有压应力的部分第二氮化硅薄膜1504’共同作为CMOS器件的应力覆盖层。本发明提出的具有应力覆盖层的CMOS器件制作方法，降低了UVcure1202过程中对PMOS器件的性能损害，提高了PMOS器件性能。另外，由于阻挡层1001厚度有限，即使保留覆盖在P阱102区域的部分阻挡层1001也不会损害NMOS器件性能。

本发明提出了一种具有应力覆盖层的CMOS器件的制作方法，该方法在沉积具有张应力的第一氮化硅薄膜1101之前，在晶片器件面沉积阻挡层1001，阻挡层1001至少同时覆盖在N阱103和P阱102上方；在沉积具有张应力的第一碳化硅薄膜之后，依次进行UVcure1202和在第一氮化硅薄膜1101表面沉积氧化物层1303的步骤；接着刻蚀去除N阱103区域上方的部分氧化物层1303、部分第一碳化硅薄膜1101和部分阻挡层1001后，在N阱103上方露出的层叠栅极和金属硅化物表面以及P阱102上方的部分氧化物层1303’表面沉积具有压应力的第二氮化硅薄膜1504。本发明提出的具有应力覆盖层的CMOS器件的制作方法一方面降低了UVcure1202过程中对PMOS器件的性能损害，提高了PMOS器件性能。另一方面由于阻挡层1001厚度有限，即使保留覆盖在P阱102区域的部分阻挡层1001也不会损害NMOS器件性能。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (5)

1.一种具有应力覆盖层的CMOS器件的制作方法，提供一具有硅衬底的晶片，所述硅衬底中具有浅沟槽隔离、P阱和N阱结构，所述P阱和N阱区域分别具有层叠栅极、源极、漏极和金属硅化物，位于硅衬底表面的所述层叠栅极由栅极电介质层和栅极组成、所述源极和漏极分别位于所述层叠栅极两侧的所述硅衬底中，所述金属硅化物位于源极和漏极表面，其特征在于，该方法包括：

所述晶片的器件面沉积阻挡氢原子扩散的阻挡层；

所述阻挡层表面沉积具有张应力的第一氮化硅薄膜；

对所述具有张应力的第一氮化硅薄膜进行紫外线处理；

在经过紫外线处理后的所述具有张应力的第一氮化硅薄膜表面沉积氧化物层；

第一光刻后，依次刻蚀去除N阱上方的氧化物层、第一氮化硅薄膜和阻挡层，露出N阱上方的层叠栅极和金属硅化物表面；

在N阱上方的所述层叠栅极和金属硅化物表面以及所述P阱上方的氧化物层表面沉积具有压应力的第二氮化硅薄膜；

第二光刻后，刻蚀去除P阱上方的具有压应力的第二氮化硅薄膜，以所述P阱上方的氧化物层为刻蚀停止层，形成具有应力覆盖层的CMOS器件。

2.根据权利要求1所述的方法，其特征在于，所述阻挡层是氮化硅、氮氧化硅或者碳化硅材料。

3.根据权利要求1或2所述的方法，其特征在于，所述沉积阻挡层的方法是化学气相沉积。

4.根据权利要求1或2所述的方法，其特征在于，所述沉积阻挡层的厚度范围是10埃到100埃。

5.根据权利要求1所述的方法，其特征在于，依次刻蚀去除N阱上方的氧化物层、第一氮化硅薄膜和阻挡层的方法是干法刻蚀。