CN102709179B

CN102709179B - 双应力氮化硅蚀刻阻挡层形成方法和半导体器件制造方法

Info

Publication number: CN102709179B
Application number: CN201210208909.7A
Authority: CN
Inventors: 徐强
Original assignee: Shanghai Huali Microelectronics Corp
Current assignee: Shanghai Huali Microelectronics Corp
Priority date: 2012-06-21
Filing date: 2012-06-21
Publication date: 2015-03-11
Anticipated expiration: 2032-06-21
Also published as: CN102709179A

Abstract

本发明提供了一种双应力氮化硅蚀刻阻挡层形成方法和半导体器件制造方法。根据本发明的双应力氮化硅蚀刻阻挡层形成方法包括：提供具有NMOS晶体管和PMOS晶体管的半导体器件，并且在所述半导体器件上方形成拉应力层；随后，利用第一光刻胶层将NMOS晶体管上方的拉应力层遮蔽，暴露出PMOS晶体管的拉应力层；随后，去除PMOS晶体管上方的拉应力层；随后，去除第一光刻胶层；在去除第一光刻胶层之后对所述拉应力氮化硅层进行紫外光照射；之后，在所述半导体器上方形成压应力层；此后，利用第二光刻胶层将PMOS晶体管上方的压应力层遮蔽，暴露出NMOS晶体管上方的压应力层；然后，去除NMOS晶体管上方的压应力层；随后，去除第二光刻胶层。

Description

双应力氮化硅蚀刻阻挡层形成方法和半导体器件制造方法

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种双应力氮化硅蚀刻阻挡层形成方法、以及采用了该双应力氮化硅蚀刻阻挡层形成方法的半导体器件制造方法。

背景技术

随着集成电路特征线宽缩小到90nm以下，人们逐渐引入了高应力氮化硅技术来提高载流子的电迁移率。通过在NMOS和/或PMOS上面沉积高拉和高压应力氮化硅作为通孔刻蚀停止层（Contact Etch Stop Layer，CESL）。尤其是在65nm制程以下，为了同时提高NMOS和PMOS的电迁移率，有时需要同时沉积高拉和高压应力氮化硅于不同的MOS上。

然而，就目前工艺集成来说，高拉和高压应力SiN薄膜的交叠区域处理是一个难点，很容易因为交叠区域而造成良率的损失。

具体地说，在根据现有技术的双应力氮化硅蚀刻阻挡层形成方法中，首先提供一个具有NMOS晶体管NM1和PMOS晶体管PM2的半导体器件（例如CMOS器件），并且在所述半导体器件上方沉积高拉应力层（如图1所示）；此后，对该高拉应力氮化硅层进行紫外光照射（如图1的箭头所示）；随后，利用第一光刻胶层PR1将NMOS晶体管NM1上方的高拉应力层遮蔽，暴露出PMOS晶体管PM2的高拉应力层（如图2所示）；采用各向异性的干法蚀刻去除PMOS晶体管PM2上方的高拉应力层（如图2所示），随后去除第一光刻胶层PR1；之后沉积高压应力层（如图3所示）；利用第二光刻胶层PR2将PMOS晶体管PM2上方的高压应力层遮蔽，暴露出NMOS晶体管PM1上方的高压应力层（如图4所示）；采用各向异性的干法蚀刻去除高压应力层（如图5所示）；然后去除第二光刻胶层PR2（如图6所示）。

但是，在上述方法中，在双应力氮化硅阻挡层形成以后，很容易在拉、压应力的交叠区域产生不规则的缺陷（如图6中标号X1所示的椭圆形虚线框所示）。

对于上述交叠的问题，目前已经提出可以通过在版图设计时候加以考量以尽量减少对良率的影响。具体地说，为了解决高拉、压应力交叠区域不规则图形这一问题，常用的方法是在去除PMOS晶体管PM2之上的高拉应力氮化硅薄膜这一工艺步骤时，在版图设计时人为的让高拉应力氮化硅多去除一些（图7中的虚线部分）。这样在最终的双应力氮化硅工艺形成时，高压应力氮化硅就会多占据一些浅沟槽隔离的部分（如图8的标号X2所示），从而避免了交叠区域不规则图形的产生。但是，上述处理方法增加了工艺控制的难度，并且需要多增加一张额外的版图，增加了产品的成本。因此急需找到一种和现有工艺兼容，并且不产生工艺缺陷的工艺方法。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种现有工艺兼容、并且不产生工艺缺陷的双应力氮化硅蚀刻阻挡层形成方法、以及采用了该双应力氮化硅蚀刻阻挡层形成方法的半导体器件制造方法。

根据本发明的第一方面，提供了一种双应力氮化硅蚀刻阻挡层形成方法，其包括：提供具有NMOS晶体管和PMOS晶体管的半导体器件，并且在所述半导体器件上方形成拉应力层；随后，利用第一光刻胶层将NMOS晶体管上方的拉应力层遮蔽，暴露出PMOS晶体管的拉应力层；随后，去除PMOS晶体管上方的拉应力层；随后，去除第一光刻胶层；在去除第一光刻胶层之后对所述拉应力氮化硅层进行紫外光照射；之后，在所述半导体器上方形成压应力层；此后，利用第二光刻胶层将PMOS晶体管上方的压应力层遮蔽，暴露出NMOS晶体管上方的压应力层；然后，去除NMOS晶体管上方的压应力层；此后，去除第二光刻胶层。

优选地，在上述双应力氮化硅蚀刻阻挡层形成方法中，在紫外光照射步骤中，拉应力氮化硅在经过紫外线的照射后产生收缩，从而使得去除了PMOS晶体管上方的拉应力层之后剩余的NMOS晶体管上方的拉应力层向NMOS晶体管的方向收缩。

优选地，在上述双应力氮化硅蚀刻阻挡层形成方法中，所述拉应力氮化硅薄膜通过紫外光照射增强了应力。

优选地，在上述双应力氮化硅蚀刻阻挡层形成方法中，通过调整所述紫外光照射的强度和/或时间以使得所述拉应力氮化硅薄膜的最终应力范围为1.2-1.7GPa。

优选地，在上述双应力氮化硅蚀刻阻挡层形成方法中，所述紫外光照射的波长范围为320-400nm，所述紫外光照射的照射温度范围为300℃-500℃，所述紫外光照射的照射时间为2-7分钟。

优选地，在上述双应力氮化硅蚀刻阻挡层形成方法中，所述压应力氮化硅薄膜的应力范围为-2.5－-4.0GPa。

优选地，在上述双应力氮化硅蚀刻阻挡层形成方法中，采用各向异性的干法蚀刻来去除PMOS晶体管上方的拉应力层和/或NMOS晶体管上方的所述拉应力层。

优选地，在上述双应力氮化硅蚀刻阻挡层形成方法中，通过沉积形成压应力层和/或所述拉应力层，并且压应力层沉积的温度为300℃－500℃。

优选地，在上述双应力氮化硅蚀刻阻挡层形成方法中，所述半导体器件是CMOS器件。

根据本发明的第二方面，提供了一种采用了根据本发明的第一方面所述的双应力氮化硅蚀刻阻挡层形成方法的半导体器件制造方法。

根据本发明，

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1至图6示意性地示出了根据现有技术的双应力氮化硅蚀刻阻挡层形成方法的各个步骤。

图7至图8示意性地示出了根据现有技术的改进的双应力氮化硅蚀刻阻挡层形成方法。

图9至图12示意性地示出了根据本发明实施例的双应力氮化硅蚀刻阻挡层形成方法。

需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

本申请的发明人有利地发现，拉应力氮化硅（例如高拉应力氮化硅）在经过紫外线的照射后会产生收缩，根据薄膜沉积的温度以及紫外光照射的条件不同，其薄膜收缩率在2%－20%之间。在本发明实施例中，由于高拉应力氮化硅在紫外光的照射以后会产生收缩，去除PMOS晶体管PM2之上的高拉应力氮化硅以后再进行紫外光的照射，该薄膜产生收缩，从而起到了现有方法中重新设计版图的效果。

具体地说，图9至图12示意性地示出了根据本发明实施例的双应力氮化硅蚀刻阻挡层形成方法。

如图9至图12所示，根据本发明实施例的双应力氮化硅蚀刻阻挡层形成方法包括：

首先，提供一个具有NMOS晶体管NM1和PMOS晶体管PM2的半导体器件，例如CMOS器件，并且在所述半导体器件上方形成高拉应力层（作为本发明的拉应力层的具体示例），如图9所示；例如，通过沉积形成高拉应力层，并且高拉应力层沉积的温度为300℃－500℃。

随后，利用第一光刻胶层PR1将NMOS晶体管NM1上方的高拉应力层遮蔽，暴露出PMOS晶体管PM2的高拉应力层，如图10所示。

并且，去除PMOS晶体管PM2上方的高拉应力层，如图10所示，例如在具体实施例中，可采用各向异性的干法蚀刻来去除PMOS晶体管PM2上方的高拉应力层。

随后，去除第一光刻胶层PR1；

此后，在去除第一光刻胶层PR1之后对该高拉应力氮化硅层进行紫外光照射，如图11的箭头所示。

在该步骤中，所述高拉应力氮化硅薄膜实际上通过紫外光照射增强了应力。并且，高拉应力氮化硅在经过紫外线的照射后会产生收缩，从而使得去除PMOS晶体管PM2上方的高拉应力层之后剩余的NMOS晶体管NM1上方的高拉应力层向NMOS晶体管NM1的方向收缩。

并且，优选地，通过调整所述紫外光照射的强度和/或时间以使得所述高拉应力氮化硅薄膜的最终应力范围为1.2-1.7GPa。当然，所述应力范围值是优选的，在某些具体应用也可以采用其它合适的应力值。

并且，优选地，在另一实施例中，所述紫外光照射的波长范围为320-400nm，所述紫外光照射的照射温度范围为300℃-500℃，所述紫外光照射的照射时间为2-7分钟。

之后，在NMOS晶体管NM1上方以及PMOS晶体管PM2上方形成高压应力层（作为本发明的压应力层的具体示例）；例如，通过沉积形成高压应力层，并且高压应力层沉积的温度为300℃－500℃。

此后，利用第二光刻胶层PR2将PMOS晶体管PM2上方的高压应力层遮蔽，暴露出NMOS晶体管PM1上方的高压应力层（未示出）。

然后，去除NMOS晶体管PM1上方的高压应力层（未示出）；例如在具体实施例中，可采用各向异性的干法蚀刻去除NMOS晶体管PM1上方的高压应力层。优选地，高压应力氮化硅薄膜的应力范围为-2.5－-4.0GPa，当然，所述应力范围值是优选的，在某些具体应用也可以采用其它合适的应力值。

然后去除第二光刻胶层PR2。

最后得到的结构如图12所示，其中标号X3示出了高拉应力层与高压应力层之间的边界，可以看出，该边界相对于PMOS晶体管PM2更靠近NMOS晶体管NM1。也就是说，由于高拉应力氮化硅在紫外光的照射以后会产生收缩，去除PMOS晶体管PM2之上的高拉应力氮化硅以后再进行紫外光的照射，该薄膜产生收缩，从而起到了现有方法中重新设计版图的效果。

上述双应力氮化硅蚀刻阻挡层形成方法调整了高拉应力氮化硅沉积之后的紫外光照射这一工序，从原来的沉积之后直接进行照射改为对PMOS晶体管选择性蚀刻之后再进行照射。由于高拉应力氮化硅薄膜在进行紫外光照射之后会产生收缩，并且可以通过调整紫外光照射的工艺条件来控制氮化硅薄膜的收缩率，这样就会在不额外增加版图的情况下使得拉应力氮化硅（高压应力氮化硅）、压应力氮化硅（高应力氮化硅）交叠区域的状况有所改善。

由此，本发明的上述实施例提供了一种形成双应力氮化硅蚀刻阻挡层的方法。本发明实施例的上述方法与现有技术相比，仅仅通过工艺步骤顺序的调整就可以减小双应力氮化硅蚀刻阻挡层在拉压应力交界处的叠加状况。

根据本发明的另一优选实施例，本发明还提供了一种采用了上述双应力氮化硅蚀刻阻挡层形成方法的半导体器件制造方法。

可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种双应力氮化硅蚀刻阻挡层形成方法，其特征在于包括：

提供具有NMOS晶体管和PMOS晶体管的半导体器件，并且在所述半导体器件上方形成拉应力层；

随后，利用第一光刻胶层将NMOS晶体管上方的拉应力层遮蔽，暴露出PMOS晶体管的拉应力层；

随后，去除PMOS晶体管上方的拉应力层；

随后，去除第一光刻胶层；

在去除第一光刻胶层之后对所述拉应力氮化硅层进行紫外光照射；

所述紫外光照射的波长范围为320-400nm，所述紫外光照射的照射温度范围为300℃-500℃，所述紫外光照射的照射时间为2-7分钟；

通过调整所述紫外光照射的强度和/或时间以使得所述拉应力氮化硅薄膜的最终应力范围为1.2-1.7Gpa；

之后，在所述半导体器上方形成压应力层；

此后，利用第二光刻胶层将PMOS晶体管上方的压应力层遮蔽，暴露出NMOS晶体管上方的压应力层；

然后，去除NMOS晶体管上方的压应力层；

此后，去除第二光刻胶层。

2.根据权利要求1所述的双应力氮化硅蚀刻阻挡层形成方法，其特征在于，在紫外光照射步骤中，拉应力氮化硅在经过紫外线的照射后产生收缩，从而使得去除了PMOS晶体管上方的拉应力层之后剩余的NMOS晶体管上方的拉应力层向NMOS晶体管的方向收缩。

3.根据权利要求1或2所述的双应力氮化硅蚀刻阻挡层形成方法，其特征在于，所述拉应力氮化硅薄膜通过紫外光照射增强了应力。

4.根据权利要求1或2所述的双应力氮化硅蚀刻阻挡层形成方法，其特征在于，所述压应力氮化硅薄膜的应力范围为-2.5－-4.0GPa。

5.根据权利要求1或2所述的双应力氮化硅蚀刻阻挡层形成方法，其特征在于，采用各向异性的干法蚀刻来去除PMOS晶体管上方的拉应力层和/或NMOS晶体管上方的所述拉应力层。

6.根据权利要求1或2所述的双应力氮化硅蚀刻阻挡层形成方法，其特征在于，通过沉积形成压应力层和/或所述拉应力层，并且压应力层沉积的温度为300℃－500℃。

7.根据权利要求1或2所述的双应力氮化硅蚀刻阻挡层形成方法，其特征在于，所述半导体器件是CMOS器件。

8.一种采用了根据权利要求1至7之一所述的双应力氮化硅蚀刻阻挡层形成方法的半导体器件制造方法。