CN102054686A - 形成cmos器件应力膜的方法 - Google Patents
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Abstract
本发明提供了一种形成CMOS器件应力膜的方法，依次包括下列步骤：提供半导体结构，其包括CMOS器件、拉伸应力膜、硬掩膜层和光掩膜图形；利用所述光掩膜图形做掩膜，去除所述PMOS晶体管对应的硬掩膜层；利用所述光掩膜图形做掩膜，去除所述PMOS晶体管上的部分厚度的拉伸应力膜；去除所述光掩膜图形；利用所述NMOS晶体管对应的硬掩膜层做掩膜，去除所述PMOS晶体管上剩余的所述拉伸应力膜；形成压缩应力膜及光掩膜图形；去除NMOS晶体管上的压缩应力膜；去除硬掩膜层和压缩应力膜上的光掩膜图形。本发明在形成CMOS晶体管应力膜时，减少对NMOS晶体管或PMOS晶体管上的应力膜造成的损伤。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种形成CMOS器件应力膜的方法。
背景技术
在半导体制造工业里，已知技术在掺杂区上形成应力膜后，可通过在应力膜下层的掺杂杂质区域产生机械应力，来增加相关半导体元件的速度。这是利用了应力来提高电荷载流子的迁移率，而电荷载流子迁移率的提高可使半导体元件，例如晶体管，有更高的运转速度。
在过去的十几年之间，利用缩减金属氧化物半导体场效应晶体管(Metal-oxide-semiconductor Field-effect Transistors，MOSFET)尺寸的方式，来持续地改善集成电路的每一功能元件的操作速度、效能表现、电路的元件密度以及成本，缩减的方法主要包括缩小栅极长度以及栅极氧化层的厚度。为了进一步提升晶体管的效能，利用位于半导体衬底中一部份的应变通道区域来制造MOSFET元件。对于互补金属氧化物半导体场效应晶体管(CMOS)而言，以n型的MOSFET或是p型的MOSFET来说，使用应变通道区域可以提高载流子的迁移率，以增加元件的效能。
申请号为200510093507.7的中国专利文献中公开了一种具有区域化应力结构的金属氧化物半导体场效应晶体管，其在沿着源极-漏极的方向上，于NMOSFET的n型通道中形成拉伸应变(Tensile Strain)的应力膜，可以增加电子的迁移率，而在沿着源极-漏极的方向上，于PMOSFET的p型通道中形成压缩应变(Compressive Strain)的应力膜，可以增加空穴的迁移率。
图1至图7为一种现有的CMOS器件的应力膜形成方法的示意图。如图1所示，首先，在NMOS晶体管10和PMOS晶体管20上形成拉伸应变(Tensile Strain)的应力膜30，应力膜30可以增加NMOS晶体管的导电沟道内电子的迁移率，在应力膜30上形成硬掩膜层40，在NMOS晶体管10对应的硬掩膜层40a上形成光掩膜图形50。接着，如图2所示，刻蚀去除PMOS晶体管20上的硬掩膜层。接着，如图3所示，灰化去除光掩膜图形50。接着，如图4所示，刻蚀去除PMOS晶体管20上对应的硬掩膜层40b。接着，如图5所示，PMOS晶体管和硬掩膜层40a上形成在形成压缩应变(Compressive Strain)的应力膜60，其可以增加空穴的迁移率。接着，如图6所示，在PMOS晶体管对应的应力膜60上形成光掩膜图形70，然后刻蚀去除NMOS晶体管上的应力膜60，其中硬掩膜层40a用来作刻蚀停止层。接着，如图7所示，去除光掩膜图形70和硬掩膜层40a，从而形成位于PMOS晶体管上的压缩应变的应力膜60，位于NMOS晶体管上的拉伸应变的应力膜30。
但利用上述形成CMOS器件应力膜的形成方法由于在刻蚀去除PMOS晶体管上的应力膜30后，NMOS晶体管上的硬掩膜层40a存在损伤，使得硬掩膜层40a也被部分去除，这样在后续的刻蚀去除NMOS晶体管上的应力膜60的时候，硬掩膜层40a就不能很好的起到刻蚀停止层的作用，从而容易对NMOS晶体管上的应力膜30，甚至NMOS晶体管造成损伤。
同样道理，如果先形成PMOS晶体管上的压缩应变的应力膜60，后形成NMOS晶体管上的拉伸应变应力膜30时，同样会存在容易对PMOS晶体管上的应力膜60，甚至PMOS晶体管造成损伤的问题。
发明内容
本发明解决的技术问题是在形成CMOS晶体管应力膜时，减少对NMOS晶体管或PMOS晶体管上的应力膜造成的损伤。
为了解决上述问题，本发明提供了一种形成CMOS器件应力膜的方法，依次包括下列步骤：
提供半导体结构，其包括CMOS器件，在所述CMOS器件的PMOS晶体管和NMOS晶体管上覆盖有拉伸应力膜，在所述拉伸应力膜上覆盖有硬掩膜层，在所述NMOS晶体管对应的硬掩膜层上覆盖有光掩膜图形；
利用所述光掩膜图形做掩膜，去除所述PMOS晶体管对应的硬掩膜层；
利用所述光掩膜图形做掩膜，去除所述PMOS晶体管上的部分厚度的拉伸应力膜；
去除所述光掩膜图形；
利用所述NMOS晶体管对应的硬掩膜层做掩膜，去除所述PMOS晶体管上剩余的所述拉伸应力膜；
形成覆盖PMOS晶体管和NMOS晶体管对应的硬掩膜层的压缩应力膜及覆盖所述PMOS晶体管对应的压缩应力膜的光掩膜图形；
利用覆盖所述PMOS晶体管对应的压缩应力膜的光掩膜图形做掩膜，去除NMOS晶体管上的压缩应力膜；
去除硬掩膜层和压缩应力膜上的光掩膜图形。
优选的，所述部分厚度的拉伸应力膜为去除前压缩应力膜厚度的1/3至2/3。
优选的，去除所述PMOS晶体管对应的硬掩膜层是利用等离子体刻蚀的方法。
优选的，去除所述PMOS晶体管上的部分厚度的拉伸应力膜利用的等离子体刻蚀的方法。
优选的，去除所述光掩膜图形是利用灰化的方法。
优选的，所述去除NMOS晶体管上的压缩应力膜是利用等离子体刻蚀的方法。
一种形成CMOS器件应力膜的方法，依次包括下列步骤：
提供半导体结构，其包括CMOS器件，在所述CMOS器件的PMOS晶体管和NMOS晶体管上覆盖有压缩应力膜，在所述压缩应力膜上覆盖有硬掩膜层，在所述PMOS晶体管对应的硬掩膜层上覆盖有光掩膜图形；
利用所述光掩膜图形做掩膜，去除所述NMOS晶体管对应的硬掩膜层；
利用所述光掩膜图形做掩膜，去除所述NMOS晶体管上的部分厚度的压缩应力膜；
去除所述光掩膜图形；
利用所述NMOS晶体管对应的硬掩膜层做掩膜，去除所述NMOS晶体管上剩余的所述压缩应力膜；
形成覆盖NMOS晶体管和PMOS晶体管对应的硬掩膜层的拉伸应力膜及覆盖所述NMOS晶体管对应的拉伸应力膜的光掩膜图形；
利用覆盖所述NMOS晶体管对应的拉伸应力膜的光掩膜图形做掩膜，去除硬掩膜层上的拉伸应力膜；
去除硬掩膜层和拉伸应力膜上的光掩膜图形。
优选的，所述部分厚度的压缩应力膜为去除前拉伸应力膜厚度的1/3至2/3。
优选的，去除所述NMOS晶体管对应的硬掩膜层是利用等离子体刻蚀的方法。
优选的，去除所述NMOS晶体管上的部分厚度的压缩应力膜利用的等离子体刻蚀的方法。
优选的，去除所述光掩膜图形是利用灰化的方法。
优选的，所述去除硬掩膜层上的拉伸应力膜是利用等离子体刻蚀的方法。
与现有技术相比，本发明主要具有以下优点：
本发明通过调整形成CMOS器件应力膜的过程去除所述PMOS晶体管上的拉伸应力膜或者去除所述NMOS晶体管上的压缩应力膜的步骤，先利用光掩膜图形做掩膜，去除所述PMOS晶体管上的部分厚度的拉伸应力膜或者NMOS晶体管上的部分厚度的压缩应力膜；然后再利用硬掩膜层做掩膜，去除所述PMOS晶体管上剩余的所述拉伸应力膜或者NMOS晶体管上剩余的所述压缩应力膜，从而利用硬掩膜层做掩膜时只需要去除少量厚度的应力层，因此减少了对硬掩膜层的损伤，这样进一步的减少了对NMOS晶体管或PMOS晶体管上的应力膜造成的损伤。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1至图7为一种现有的形成CMOS器件的应力膜的方法的示意图；
图8为本发明的形成CMOS器件应力膜的方法流程图；
图9至图13为本发明的形成CMOS器件应力膜的方法的示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图8为本发明的形成CMOS器件应力膜的方法流程图。图9至图13为本发明的形成CMOS器件应力膜的方法的示意图。下面参考图8至图13对本发明的形成CMOS器件应力膜的方法进行说明。包括下列步骤：
S10：提供半导体结构，其包括CMOS器件，在所述CMOS器件的PMOS晶体管和NMOS晶体管上覆盖有拉伸应力膜，在所述拉伸应力膜上覆盖有硬掩膜层，在所述NMOS晶体管对应的硬掩膜层上覆盖有光掩膜图形。
如图9所示，在衬底100上形成的CMOS器件，其包括NMOS晶体管116和PMOS晶体管117，在NMOS晶体管116和PMOS晶体管117之间的衬底100中具有STI(浅沟槽隔离区)。其中，衬底100可以是包括半导体元素的硅材料，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。在所述NMOS晶体管116和PMOS晶体管117上沉积拉伸应力膜110，沉积的方法可采用CVD工艺、物理气相淀积(PVD)工艺、原子层沉积(ALD)工艺，在较佳实施例中，拉伸应力膜110的材料为氮化硅。优选的，在形成所述拉伸应力膜110后进行一退火步骤，退火的温度为800～1000℃，拉伸应力膜110的厚度为例如
且沿横向具有拉伸应力。
然后，在所述拉伸应力膜上形成硬掩膜层200；所述硬掩膜层200的材料为和拉伸应力膜不同的材料，例如为二氧化硅或者掺杂二氧化硅。厚度为
优选为
在NMOS晶体管对应的硬掩膜层200表面(NMOS晶体管上方的硬掩膜层200表面)涂布厚度为
的光掩膜层，其可以包括底部抗反射层(BARC)以及位于底部抗反射层(BARC)上的光刻胶层。底部抗反射层和光刻胶层可以利用旋涂(spin on)工艺形成。然后，利用常规光刻工艺例如曝光、显影、清洗等工艺图案化上述光刻胶层，形成光掩膜图形210，光掩膜图形210仅覆盖所述NMOS晶体管116，而露出PMOS晶体管117上的硬掩膜层200。
S20：利用所述光掩膜图形210做掩膜，去除所述PMOS晶体管117对应的硬掩膜层。
在接下来的工艺步骤中，如图10所示，以光掩膜图形210为掩膜，刻蚀去除所述PMOS晶体管对应的硬掩膜层200，露出的PMOS晶体管117上的拉伸应力膜110。可使用各种适合的干法刻蚀法刻蚀上述硬掩膜层200，例如反应离子刻蚀或等离子刻蚀。
S30：利用所述光掩膜图形做掩膜，去除所述PMOS晶体管上的部分厚度的压缩应力膜。
接下来，如图11所示，以光掩膜图形210为掩膜，刻蚀去除部分厚度的所述PMOS晶体管上的拉伸应力膜110。可使用各种适合的干法刻蚀法刻蚀上述拉伸应力膜110，例如反应离子刻蚀或等离子刻蚀。优选的，刻蚀刻蚀掉去除前压缩应力膜厚度的1/3至2/3，例如压缩应力膜厚度为
则该步骤去除的厚度为至
例如具体的，采用等离子体刻蚀工艺对上述应力膜进行刻蚀。在刻蚀期间，刻蚀的方向性可以通过控制等离子源的偏置功率和阴极(也就是衬底)偏压功率来实现。在本实施例中，反应室内通入刻蚀剂气体流量50-400sccm，衬底温度控制在20℃和90℃之间，腔体压力为4-80mTorr，等离子源输出功率50W-2000W。刻蚀剂采用混合气体，混合气体可以包括如SF6、CHF3、CF4、氯气Cl2、氮气N2、氦气He和氧气O2的混合气体，以及惰性气体(比如氢气Ar、氖气Ne、氦气He等等)或其组合。这种刻蚀剂对于应力膜材氮化硅料而言具有很高的刻蚀选择性。
S40：去除所述光掩膜图形210。
接下来，如图12所示，采用湿法清洗或灰化工艺去除光掩膜图形210。优选的，在本实施例利用氧气进行灰化。
在该步骤30之后，仍然保留部分厚度的压缩应力膜覆盖在PMOS晶体管，这样有效的防止了在灰化去除所述光掩膜图形的步骤中造成PMOS晶体管上的金属硅化物被氧化，从而保证了CMOS器件的可靠性。
S50：利用所述NMOS晶体管对应的硬掩膜层做掩膜，去除所述PMOS晶体管上剩余的所述压缩应力膜。
接下来，如图13所示，以硬掩膜层200为掩膜，刻蚀去除PMOS晶体管上剩余的所述拉伸应力膜110。可使用各种适合的干法刻蚀法刻蚀上述拉伸应力膜110，例如反应离子刻蚀或等离子刻蚀。
例如具体的，采用等离子体刻蚀工艺对上述应力膜进行刻蚀。在本实施例中，反应室内通入刻蚀剂气体流量50-400sccm，衬底温度控制在20℃和90℃之间，腔体压力为4-80mTorr，等离子源输出功率50W-2000W。刻蚀剂采用混合气体，混合气体可以包括如SF6、CHF3、CF4、氯气Cl2、氮气N2、氦气He和氧气O2的混合气体，以及惰性气体(比如氢气Ar、氖气Ne、氦气He等等)或其组合。这种刻蚀剂对于应力膜材氮化硅料而言具有很高的刻蚀选择性。
在现有技术中，通常不利用所述光掩膜图形做掩膜，去除所述PMOS晶体管上的部分厚度的压缩应力膜(也就是没有步骤30)。因此需要在该步骤直接利用硬掩膜层做掩膜，去除全部厚度的PMOS晶体管上的压缩应力膜，因为在去除压缩应力膜的步骤中，也会对硬掩膜层存在刻蚀作用，因此在现有技术中会在该步骤中对硬掩膜层造成过刻蚀，使得硬掩膜层的被部分去除，甚至全部去除。这样在后续的去除NMOS晶体管上的压缩应力膜的步骤中，硬掩膜层就起不到刻蚀停止的作用，从而使得对NMOS晶体管上的拉伸应力膜，或者NMOS晶体管造成损伤。如果对NMOS晶体管造成损伤可能会引起NMOS晶体管的源漏的穿通(Punch Through)，造成CMOS器件的失效。
而在本发明，因为在步骤S30中利用光掩膜层做掩膜，去除了部分厚度的硬掩膜层，因此在该步骤中，利用硬掩膜层做掩膜时需要去除的PMOS晶体管上的拉伸应力膜的厚度较薄，从而对硬掩膜层的过刻蚀作用较小，从而保证了在后续的去除NMOS晶体管上的压缩应力膜的步骤中，有足够厚度的硬掩膜层做刻蚀停止层，从而使得对NMOS晶体管上的拉伸应力膜，或者NMOS晶体管的损伤较小。因此也就减小了NMOS晶体管的源漏穿通的可能，保证了CMOS器件的可靠性。
S60：形成覆盖PMOS晶体管和NMOS晶体管对应的硬掩膜层的压缩应力膜及覆盖所述PMOS晶体管对应的拉伸应力膜的光掩膜图形。
接下来，采用CVD工艺、物理气相淀积(PVD)工艺、原子层沉积(ALD)工艺淀积压缩应力膜材料，该压缩应力膜材料为氮化硅。然后进行退火处理，在各种实施例中，退火的温度在600～800℃之间，可使用各种退火方法，例如使用卤素灯或钨灯。退火后的压缩应力膜材料是一种具有压缩应力的膜层。随后，在PMOS晶体管对应的压缩应力膜表面涂布厚度为的光掩膜层，其可以包括底部抗反射层(BARC)以及位于底部抗反射层(BARC)上的光刻胶层。底部抗反射层和光刻胶层可以利用旋涂(spin on)工艺形成。然后，利用常规光刻工艺例如曝光、显影、清洗等工艺图案化上述光刻胶层，形成光掩膜图形，光掩膜图形仅覆盖所述PMOS晶体管117上的压缩应力膜，而露出NMOS晶体管116对应的压缩应力膜。
S70：利用覆盖所述PMOS晶体管对应的压缩应力膜的光掩膜图形做掩膜，去除硬掩膜层上的压缩应力膜。
例如具体的，采用等离子体刻蚀工艺对上述应力膜进行刻蚀。在本实施例中，反应室内通入刻蚀剂气体流量50-400sccm，衬底温度控制在20℃和90℃之间，腔体压力为4-80mTorr，等离子源输出功率50W-2000W。刻蚀剂采用混合气体，混合气体可以包括如SF6、CHF3、CF4、氯气Cl2、氮气N2、氦气He和氧气O2的混合气体，以及惰性气体(比如氢气Ar、氖气Ne、氦气He等等)或其组合。这种刻蚀剂对于应力膜材氮化硅料而言具有很高的刻蚀选择性。
S80：去除硬掩膜层和拉伸应力膜上的光掩膜图形。
接下来，采用湿法清洗或灰化工艺去除光掩膜图形和硬掩膜层。优选的，在本实施例利用氧气进行灰化去除光掩膜图形湿法清洗或者等离子体刻蚀去除硬掩膜层。
因为在形成CMOS器件的应力膜方法中，也可以首先形成压缩应力膜，然后去除NMOS晶体管上的压缩应力膜，因此同样的道理，本发明还提供了一种CMOS器件的应力膜的方法。因为该方法的实施例和上述实施例比较类似，仅仅将PMOS晶体管和NMOS晶体管互换，压缩应力膜和拉伸应力膜互换，因此仅作简单介绍，详细可参考上面的实施例。
该形成CMOS器件应力膜的方法，依次包括下列步骤：
提供半导体结构，其包括CMOS器件，在所述CMOS器件的PMOS晶体管和NMOS晶体管上覆盖有压缩应力膜，在所述压缩应力膜上覆盖有硬掩膜层，在所述PMOS晶体管对应的硬掩膜层上覆盖有光掩膜图形；
利用所述光掩膜图形做掩膜，去除所述NMOS晶体管对应的硬掩膜层；
利用所述光掩膜图形做掩膜，去除所述NMOS晶体管上的部分厚度的压缩应力膜；
去除所述光掩膜图形；
利用所述NMOS晶体管对应的硬掩膜层做掩膜，去除所述NMOS晶体管上剩余的所述压缩应力膜；
形成覆盖NMOS晶体管和PMOS晶体管对应的硬掩膜层的拉伸应力膜及覆盖所述NMOS晶体管对应的拉伸应力膜的光掩膜图形；
利用覆盖所述NMOS晶体管对应的拉伸应力膜的光掩膜图形做掩膜，去除硬掩膜层上的拉伸应力膜；
去除硬掩膜层和拉伸应力膜上的光掩膜图形。
其中，所述部分厚度的压缩应力膜为去除前拉伸应力膜厚度的1/3至2/3。
其中，去除所述NMOS晶体管对应的硬掩膜层是利用等离子体刻蚀的方法。
其中，去除所述NMOS晶体管上的部分厚度的压缩应力膜利用的等离子体刻蚀的方法。
其中，去除所述光掩膜图形是利用灰化的方法。
其中，所述去除硬掩膜层上的拉伸应力膜是利用等离子体刻蚀的方法。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (12)
1.一种形成CMOS器件应力膜的方法，其特征在于，依次包括下列步骤：
提供半导体结构，其包括CMOS器件，在所述CMOS器件的PMOS晶体管和NMOS晶体管上覆盖有拉伸应力膜，在所述拉伸应力膜上覆盖有硬掩膜层，在所述NMOS晶体管对应的硬掩膜层上覆盖有光掩膜图形；
利用所述光掩膜图形做掩膜，去除所述PMOS晶体管对应的硬掩膜层；
利用所述光掩膜图形做掩膜，去除所述PMOS晶体管上的部分厚度的拉伸应力膜；
去除所述光掩膜图形；
利用所述NMOS晶体管对应的硬掩膜层做掩膜，去除所述PMOS晶体管上剩余的所述拉伸应力膜；
形成覆盖PMOS晶体管和NMOS晶体管对应的硬掩膜层的压缩应力膜及覆盖所述PMOS晶体管对应的压缩应力膜的光掩膜图形；
利用覆盖所述PMOS晶体管对应的压缩应力膜的光掩膜图形做掩膜，去除NMOS晶体管上的压缩应力膜；
去除硬掩膜层和压缩应力膜上的光掩膜图形。
2.根据权利要求1所述的形成CMOS器件应力膜的方法，其特征在于，所述部分厚度的拉伸应力膜为去除前压缩应力膜厚度的1/3至2/3。
3.根据权利要求1所述的形成CMOS器件应力膜的方法，其特征在于，去除所述PMOS晶体管对应的硬掩膜层是利用等离子体刻蚀的方法。
4.根据权利要求1所述的形成CMOS器件应力膜的方法，其特征在于，去除所述PMOS晶体管上的部分厚度的拉伸应力膜利用的等离子体刻蚀的方法。
5.根据权利要求1所述的形成CMOS器件应力膜的方法，其特征在于，去除所述光掩膜图形是利用灰化的方法。
6.根据权利要求1所述的形成CMOS器件应力膜的方法，其特征在于，所述去除NMOS晶体管上的压缩应力膜是利用等离子体刻蚀的方法。
7.一种形成CMOS器件应力膜的方法，其特征在于，依次包括下列步骤：
提供半导体结构，其包括CMOS器件，在所述CMOS器件的PMOS晶体管和NMOS晶体管上覆盖有压缩应力膜，在所述压缩应力膜上覆盖有硬掩膜层，在所述PMOS晶体管对应的硬掩膜层上覆盖有光掩膜图形；
利用所述光掩膜图形做掩膜，去除所述NMOS晶体管对应的硬掩膜层；
利用所述光掩膜图形做掩膜，去除所述NMOS晶体管上的部分厚度的压缩应力膜；
去除所述光掩膜图形；
利用所述NMOS晶体管对应的硬掩膜层做掩膜，去除所述NMOS晶体管上剩余的所述压缩应力膜；
形成覆盖NMOS晶体管和PMOS晶体管对应的硬掩膜层的拉伸应力膜及覆盖所述NMOS晶体管对应的拉伸应力膜的光掩膜图形；
利用覆盖所述NMOS晶体管对应的拉伸应力膜的光掩膜图形做掩膜，去除硬掩膜层上的拉伸应力膜；
去除硬掩膜层和拉伸应力膜上的光掩膜图形。
8.根据权利要求7所述的形成CMOS器件应力膜的方法，其特征在于，所述部分厚度的压缩应力膜为去除前拉伸应力膜厚度的1/3至2/3。
9.根据权利要求7所述的形成CMOS器件应力膜的方法，其特征在于，去除所述NMOS晶体管对应的硬掩膜层是利用等离子体刻蚀的方法。
10.根据权利要求7所述的形成CMOS器件应力膜的方法，其特征在于，去除所述NMOS晶体管上的部分厚度的压缩应力膜利用的等离子体刻蚀的方法。
11.根据权利要求7所述的形成CMOS器件应力膜的方法，其特征在于，去除所述光掩膜图形是利用灰化的方法。
12.根据权利要求7所述的形成CMOS器件应力膜的方法，其特征在于，所述去除硬掩膜层上的拉伸应力膜是利用等离子体刻蚀的方法。
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