CN101330053B

CN101330053B - 互补金属氧化物半导体器件应力层的形成方法

Info

Publication number: CN101330053B
Application number: CN2007100421388A
Authority: CN
Inventors: 吴汉明
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2007-06-18
Filing date: 2007-06-18
Publication date: 2010-04-21
Anticipated expiration: 2027-06-18
Also published as: CN101330053A

Abstract

公开了一种CMOS器件应力层的形成方法，在NMOS和PMOS晶体管表面形成张应力层；在张应力层表面涂布正光刻胶；利用一掩膜版图案化所述正光刻胶，形成暴露PMOS晶体管表面的张应力层的光刻胶掩膜图形；刻蚀PMOS晶体管表面的张应力层并移除所述光刻胶掩膜图形；在张应力层和PMOS晶体管表面再沉积压应力层；在压应力层表面涂布负光刻胶；利用所述掩膜版图案化所述负光刻胶，形成暴露NMOS晶体管表面的压应力层的光刻胶掩膜图形；刻蚀NMOS晶体管表面的压应力层并移除光刻胶掩膜图形。本发明用同一块掩膜版便可形成张应力和压应力层的光刻胶掩膜图形，不但降低了制造成本，而且提高了张应力层和压应力层的衔接精度。

Description

互补金属氧化物半导体器件应力层的形成方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种互补金属氧化物半导体器件(CMOS)的应力层的形成方法。

背景技术

在半导体制造技术中，已知在掺杂区上形成应力层可在底下含有掺杂杂质的层或是衬底上产生机械应力，通过这种应力来提升相关半导体元件的速度。这样的应力能够增加掺杂杂质的活动力。活动力增加的掺杂质或是电荷载流子可使半导体器件有更高的运转速度。在过去的十几年之间，利用缩减金属氧化物半导体场效应晶体管(MOSFET)尺寸的方式，借以持续地改善集成电路的每一功能元件的操作速度、效能表现、电路的元件密度以及成本。缩减的方法主要包括缩小栅极长度以及栅极氧化层的厚度。为了进一步提升晶体管的效能，利用位于半导体衬底中一部份的应变通道区域来制造MOSFET元件。对于互补金属氧化物半导体场效应晶体管(CMOS)而言，以N型的MOS晶体管或P型的MOS晶体管来说，使用应变通道区域可以提高载流子的迁移率，以提高元件的性能。

在2006年5月10日公开的、公开号为CN1770425的中国专利申请公开说明书中公开了一种具有区域化应力结构的金属氧化物半导体场效应晶体管，其在沿着源极-漏极的方向上，于NMOS的N型通道表面形成张应力(Tensile Strain)的应力层，可以增加电子的迁移率，而在沿着源极-漏极的方向上，于PMOS的P型通道表面形成压应力(Compressive Strain)的应力层，可以提高空穴的迁移率。

图1为CMOS器件的应力层位置示意图。如图1所示，在NMOS晶体管14上形成张应力层层16以增加电子的迁移率，而在PMOS晶体管12上形成压应力层层18以增加空穴的迁移率。图2至图11为说明现有CMOS器件应力层形成过程的示意图。在形成应力层的过程中，如图2所示，先形成一层张应力层或压应力层，例如先在NMOS晶体管14上形成张应力的应力层16；随后，如图3所示，在器件表面涂布光刻胶20，利用一掩膜版30进行曝光40，经显影等工艺后得到如图4所示的光刻胶图形20’，这层光刻胶图形20’覆盖了NMOS器件14表面的应力层16而暴露出了覆盖PMOS器件12表面的应力层16；然后如图5所示，利用光刻胶图形20’为掩膜刻蚀PMOS器件表面的应力层，这样便保留了NMOS器件14表面的应力层16；随后去除光刻胶图形20’，如图6所示；再形成另一层具有压应力的应力层18覆盖应力层16和PMOS器件12表面，如图7所示；然后在器件表面涂布另一层光刻胶50，利用另一掩膜版60进行曝光40，经显影等工艺后，便得到另一光刻胶图形50’，如图9所示，这层光刻胶图形50’覆盖了PMOS器件12表面的应力层18而暴露出了覆盖NMOS器件12表面的应力层18；然后如图10所示，利用光刻胶图形50’为掩膜刻蚀NMOS器件14表面的应力层，这样便保留了PMOS器件12表面的应力层18；然后如图11所示，去除光刻胶图形50’。由于沉积应力层18时，该应力层覆盖先前形成的应力层16，因此在移除光刻胶图形50’后，易在应力层156和18的接合部位出现凸起现象。此外，虽然上述应力层形成方法已广泛被业界采用，但随着竞争的日益激烈，半导体制造企业越来越重视成本控制，对器件形成过程中进一步降低成本提出了要求。

发明内容

本发明的目的在于提供一种互补金属氧化物半导体器件的应力层的形成方法，能够提高张应力层和压应力层衔接的精度，并进一步降低制造成本。

一方面，提供了一种CMOS器件应力层的形成方法，所述CMOS器件包括PMOS晶体管和NMOS晶体管，所述方法包括下列步骤：

在所述NMOS晶体管和PMOS晶体管表面形成第一应力层；

在所述第一应力层表面涂布第一光刻胶；

利用一掩膜版图案化所述第一光刻胶，形成暴露PMOS晶体管表面的第一应力层的第一光刻胶掩膜图形；

刻蚀所述PMOS晶体管表面的第一应力层并移除所述第一光刻胶掩膜图形；

在所述第一应力层和PMOS晶体管表面沉积第二应力层；

在所述第二应力层表面涂布第二光刻胶；

利用所述掩膜版图案化所述第二光刻胶，形成暴露NMOS晶体管表面的第二应力层的第二光刻胶掩膜图形；

刻蚀所述NMOS晶体管表面的第二应力层并移除所述第二光刻胶掩膜图形。

优选地，所述第一光刻胶为正性光刻胶。所述第二光刻胶为负性光刻胶。

优选地，所述第一光刻胶为负性光刻胶。所述第二光刻胶为正性光刻胶。

优选地，所述第一应力层和第二应力层的材料为氮化硅。

另一方面，提供了一种CMOS器件应力层的形成方法，所述CMOS器件包括PMOS晶体管和NMOS晶体管，所述方法包括下列步骤：

在所述NMOS晶体管和PMOS晶体管表面形成第一应力层；

在所述第一应力层表面涂布第一光刻胶；

利用一掩膜版图案化所述第一光刻胶，形成暴露NMOS晶体管表面的第一应力层的第一光刻胶掩膜图形；

刻蚀所述NMOS晶体管表面的第一应力层并移除所述第一光刻胶掩膜图形；

在所述第一应力层和NMOS晶体管表面沉积第二应力层；

在所述第二应力层表面涂布第二光刻胶；

利用所述掩膜版图案化所述第二光刻胶，形成暴露PMOS晶体管表面的第二应力层的第二光刻胶掩膜图形；

刻蚀所述PMOS晶体管表面的第二应力层并移除所述第二光刻胶掩膜图形。

优选地，所述第一应力层和第二应力层的材料为氮化硅。

与现有技术相比，本发明具有以下优点：

现有技术中形成CMOS器件应力层的方法在形成张应力和压应力层的过程中均采用正性光刻胶作为掩膜，在两次掩膜工艺中需要两块掩膜版图分别形成张应力和压应力层的光刻胶掩膜图形。而本发明的方法在形成张应力和压应力层其中之一时，采用负性光刻胶形成光刻胶掩膜图形，这样利用同一块掩膜版图便可形成张应力或压应力层的光刻掩膜图形。由于减少了一块掩膜版图的使用，节省了制造一块掩膜版图的费用，大大降低了制造成本。而且，由于使用同一块掩膜版，在两次曝光时亮场和暗场的位置保持不变，使得两次形成的掩膜图形的相对位置不变，能够提高张应力层和压应力层的衔接精度。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本发明的主旨。在附图中，为清楚明了，放大了层和区域的厚度。

图1为CMOS器件的应力层位置示意图；

图2至图11为说明现有这种CMOS器件的应力层形成过程的示意图；

图12至图21为根据本发明实施例的CMOS器件的应力层形成过程的示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

本发明提供的应力层形成方法涉及CMOS器件中的PMOS晶体管和NMOS晶体管。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的优选具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

图12至图21为根据本发明实施例的CMOS器件的应力层形成过程的示意图。为了简便起见，图中未示出NMOS晶体管140和PMOS晶体管120的源极和漏极、以及栅极氧化层、侧墙(offset spacer)等。在本发明的其他实施例中，120也可以是NMOS晶体管，140也可以是PMOS晶体管，在此并不对其进行限制，仅以120是PMOS晶体管、140是NMOS晶体管为较佳实施例进行说明。

首先如图12所示，在半导体衬底100上形成NMOS晶体管140和PMOS晶体管120，衬底100可以是包括半导体元素的硅材料，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。在所述NMOS晶体管140和PMOS晶体管120上沉积应力层160。应力层160的厚度为

沉积的方法可采用化学气相淀积(CVD)工艺、低压化学气相淀积(LPCVD)工艺或原子层沉积(ALD)工艺等。在较佳实施例中，应力层160的材料为氮化硅，并在形成应力层110后进行退火步骤，可使用各种退火方法，例如使用卤素灯或钨灯，退火的温度为800～1000℃，退火后的应力层160是一种沿横向具有拉伸应力的应力层。

然后，如图13所示，在NMOS晶体管140和PMOS晶体管120表面利用旋涂(spin on)工艺涂布光刻胶200。在涂布之前可先形成底部抗反射层(BARC，图中未示出)，以降低曝光时衬底100的反射率。光刻胶200为正性光刻胶，厚度为

优选为

利用常规光刻工艺进行曝光、显影、清洗等工艺图案化上述光刻胶层200，曝光时利用掩膜版图300，没有图形的部分光线400能够穿过掩膜版图照射光刻胶200，使光刻胶200曝光，而具有图形的部分光线400不能穿透。由于采用的是正性光刻胶，光刻胶200曝光的部分从不溶到可溶，经显影、清洗等工艺后便被去除，形成光刻胶掩膜图形200’，如图14所示。

然后，以光刻胶掩膜图形200’为掩膜刻蚀暴露的PMOS晶体管120表面的应力层层160。可采用干法刻蚀，例如等离子刻蚀的方法，刻蚀至衬底100表面，如图15所示。在刻蚀过程中，在反应室内，采用等离子体刻蚀工艺进行刻蚀。在刻蚀期间，刻蚀的方向性可以通过控制等离子源的偏置功率和阴极(也就是衬底)偏压功率来实现。在本实施例中，反应室内通入刻蚀剂气体流量50-400sccm，衬底温度控制在20℃和90℃之间，腔体压力为4-80mTorr，等离子源输出功率50W-2000W。刻蚀剂采用混合气体，混合气体可以包括如SF6、CHF3、CF4、氯气C12、氮气N2、氦气He和氧气O2的混合气体，以及惰性气体(比如氢气Ar、氖气Ne、氦气He等等)或其组合。这种刻蚀剂对于应力层氮化硅材料而言具有很高的刻蚀选择性。

刻蚀完成之后，采用湿法清洗或灰化工艺移除光刻胶图形200’，便在NMOS晶体管140表面保留了张应力层160，如图16所示。

接下来如图17所示，采用化学气相淀积(CVD)工艺或低压化学气相淀积(LPCVD)工艺淀积另一应力层层180。该应力层180的材料为氮化硅。然后进行退火处理，在各种实施例中，退火的温度在600～800℃之间，可使用各种退火方法，例如使用卤素灯或钨灯。退火后的应力层180沿横向具有压应力。

在接下来的工艺步骤中，如图18所示，在NMOS晶体管140和PMOS晶体管120表面利用旋涂(spin on)工艺涂布光刻胶500。在涂布之前可先形成底部抗反射层(BARC，图中未示出)，以降低曝光时衬底100的反射率。光刻胶500为负性光刻胶，厚度为

优选为

曝光时仍利用掩膜版图300，利用常规光刻工艺对光刻胶层500进行曝光。没有图形的部分光线400能够穿过掩膜版图照射光刻胶500，使其曝光，而具有图形的部分光线400不能穿透。由于采用的是负性光刻胶，被曝光的部分从可溶性物质变成了非溶性物质。因此，经显影、清洗等工艺后，没有曝光的光刻胶便被去除，从而形成光刻胶掩膜图形500’，如图19所示。光刻胶掩膜图形500’覆盖了PMOS晶体管120表面的应力层180而暴露出了NMOS晶体管140表面的应力层180。

接下来如图20所示，以光刻胶掩膜图形500’为掩膜，刻蚀暴露的NMOS晶体管140表面的应力层层180。同样采用干法刻蚀，例如等离子刻蚀的方法，刻蚀至衬底100表面。在刻蚀过程中，在反应室内，采用等离子体刻蚀工艺进行刻蚀。在刻蚀期间，刻蚀的方向性可以通过控制等离子源的偏置功率和阴极(也就是衬底)偏压功率来实现。在本实施例中，反应室内通入刻蚀剂气体流量220sccm，衬底温度控制在50℃，腔体压力为60mTorr，等离子源输出功率1000W。刻蚀剂采用SF6、CHF3、CF4、氯气C12、氮气N2、氦气He和氧气O2的混合气体。通过控制刻蚀速率和刻蚀时间使刻蚀过程停止在应力层160表面。

刻蚀完成之后，采用湿法清洗或灰化工艺移除光刻胶图形500’。至此，便形成了CMOS器件NMOS晶体管140表面的张应力层160和PMOS晶体管120表面的压应力层180，如图21所示。

上述本发明的较佳实施例中，先在NMOS晶体管140和PMOS晶体管120上形成具有拉伸应力的应力层，然后刻蚀PMOS晶体管120表面的张应力层；再于NMOS晶体管140和PMOS晶体管120表面形成具有压缩应力的应力层，然后再刻蚀NMOS晶体管140表面的压应力层。在本发明的其它实施例中，可先在NMOS晶体管140和PMOS晶体管120上形成压应力层，然后刻蚀NMOS晶体管140表面的压应力层；再于NMOS晶体管140和PMOS晶体管120表面形成张应力层，然后再刻蚀PMOS晶体管120表面的张应力层。

本发明的CMOS器件应力层形成方法，在形成张应力或压应力层时，其中之一所使用的光刻胶掩膜图形采用负性光刻胶形成，而另一应力层的掩膜图形使用正性光刻胶形成。因此，在分别形成张应力和压应力层的过程中只需用一块掩膜版便可形成分别覆盖NMOS晶体管和PMOS晶体管的光刻胶掩膜图形。由于减少了一块掩膜版图的使用，节省了制造一块掩膜版图的费用，降低了制造成本。此外，由于使用同一块掩膜版，在两次曝光时形成的掩膜图形的相对位置不变，因此能够提高张应力层和压应力层的衔接精度。

在本发明的其他实施例中，先利用负性光刻胶形成光刻胶掩膜图形，刻蚀形成NMOS晶体管表面的张应力层；再利用正性光刻胶形成光刻胶掩膜图形，刻蚀形成PMOS晶体管表面的压应力层。在本发明的其他实施例中，先利用负性光刻胶形成光刻胶掩膜图形，刻蚀形成PMOS晶体管表面的压应力层；再利用正性光刻胶形成光刻胶掩膜图形，刻蚀形成NMOS晶体管表面的张应力层。总之对正性光刻胶和负性光刻胶的使用顺序没有限制，只要在形成NMOS晶体管和PMOS晶体管的应力层时仅使用了一块掩膜版图的技术方案均落在本发明权利要求的保护范围内。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种CMOS器件应力层的形成方法，所述CMOS器件包括PMOS晶体管和NMOS晶体管，所述方法包括下列步骤：

在所述NMOS晶体管和PMOS晶体管表面形成第一应力层；

在所述第一应力层表面涂布第一光刻胶；

在所述第一应力层和PMOS晶体管表面沉积第二应力层；

在所述第二应力层表面涂布第二光刻胶；

2.如权利要求1所述的方法，其特征在于：所述第一光刻胶为正性光刻胶。

3.如权利要求1或2所述的方法，其特征在于：所述第二光刻胶为负性光刻胶。

4.如权利要求1所述的方法，其特征在于：所述第一光刻胶为负性光刻胶。

5.如权利要求1或4所述的方法，其特征在于：所述第二光刻胶为正性光刻胶。

6.如权利要求1所述的方法，其特征在于：所述第一应力层和第二应力层的材料为氮化硅。

7.一种CMOS器件应力层的形成方法，所述CMOS器件包括PMOS晶体管和NMOS晶体管，所述方法包括下列步骤：

在所述NMOS晶体管和PMOS晶体管表面形成第一应力层；

在所述第一应力层表面涂布第一光刻胶；

在所述第一应力层和NMOS晶体管表面沉积第二应力层；

在所述第二应力层表面涂布第二光刻胶；

8.如权利要求7所述的方法，其特征在于：所述第一光刻胶为正性光刻胶。

9.如权利要求7或8所述的方法，其特征在于：所述第二光刻胶为负性光刻胶。

10.如权利要求7所述的方法，其特征在于：所述第一光刻胶为负性光刻胶。

11.如权利要求7或10所述的方法，其特征在于：所述第二光刻胶为正性光刻胶。

12.如权利要求7所述的方法，其特征在于：所述第一应力层和第二应力层的材料为氮化硅。