CN104347505A - 一种制作半导体器件的方法 - Google Patents

一种制作半导体器件的方法 Download PDF

Info

Publication number
CN104347505A
CN104347505A CN201310312294.7A CN201310312294A CN104347505A CN 104347505 A CN104347505 A CN 104347505A CN 201310312294 A CN201310312294 A CN 201310312294A CN 104347505 A CN104347505 A CN 104347505A
Authority
CN
China
Prior art keywords
photoresist layer
layer
patterning
stressor layers
stress layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310312294.7A
Other languages
English (en)
Inventor
康劲
吴汉明
卜伟海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310312294.7A priority Critical patent/CN104347505A/zh
Publication of CN104347505A publication Critical patent/CN104347505A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种制作半导体器件的方法，根据本发明的方法提出一种双应力记忆技术的制造工艺，采用正负两种光刻胶在同一张光罩上完成pFET上方张应力层光刻去除和nFET上方压应力层光刻去除。根据本发明的制造工艺可以减少在集成电路制造过程中光罩的数量，有效地降低制造成本。

Description

一种制作半导体器件的方法
技术领域
本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。
背景技术
随着集成电路的制造向超大规模集成电路发展，其内部的电路密度越来越大，半导体器件的尺寸越来越小，操作速度越来越快，改善电路中半导体器件的驱动电流变得越来越重要。现有技术中常利用应力工程向半导体器件结构（如场效应晶体管，FET）的沟道施加一定的应力，以提高沟道内载流子的迁移率，改善场效应晶体管器件结构的驱动电流。进入45nm工艺技术节点，传统的提高半导体器件结构驱动电流的方法受到了诸多限制（如缩短栅极长度、增加栅极电容等），通过应力工程改善半导体器件结构的驱动电流已经成为当前的研究热点。
所谓应力工程是指在掺杂区上形成可在衬底上产生应力的应力层，该应力层的应力能够增加源极/漏极中掺杂杂质的活性，进而增加源极/漏极载流子的迁移率。现已证实，沿沟道方向的压应力可以提高空穴的迁移率，而沿沟道方向的张应力可以提高电子的迁移率。针对场效应晶体管器件结构，可以在沿着源极-漏极的方向上，如在N型沟道表面形成可施加张应力的张应力层，以增加电子的迁移率，而在P型沟道表面形成可施加压应力的压应力层，以提高空穴的迁移率。已知将应力施加于场效应晶体管可以改进它们的性能。即，在纵方向（即，在电流方向）上施加应力时，张应力可以提高电子迁移率（或n沟道FET驱动电流），而已知压应力可以提高空穴迁移率（p沟道FET驱动电流）。
随着集成电路制造技术的发展，双应力记忆技术得到广泛的应用。在包括nFET和pFET的半导体器件中提供双应力记忆技术的方法可以提高nFET和pFET性能。双应力记忆技术在nFET上形成张应力层，在pFET上形成压应力层，从而增大了nFET和pFET的驱动电流，提高了电路的相应速度。据研究，使用双应力记忆技术的方法在集成电路中能够带来24%的速度的提升。
在现有技术中，在场效应晶体管上形成应力层的方法为提供半导体衬底，在该半导体衬底上形成n型场效应晶体管和p型场效应晶体管；在半导体衬底上形成第一应力层；采用光刻工艺去除一个场效应晶体管上的应力层，以露出另一个场效应晶体管；在半导体衬底上形成第二应力层，采用光刻工艺去除第一应力层上的第二应力层，以在n型场效应晶体管上形成张应力层，在p型场效应晶体管上形成压应力层。可以看出，在n型场效应晶体管上方形成张应力层时需要经过一次光刻过程去除p型场效应晶体管上方张应力层，即需要第一光罩；在p型场效应晶体管上方形成压应力层时需要经过一次光刻过程去除n型场效应晶体管上方压应力层，即需要第二光罩。在形成双应力层的过程中采用两个光罩增加了工艺的复杂并且提高了工艺的制作成本。
因此，提出了一种双应力记忆技术的实现方法，以在集成电路制作成套工艺中减少光罩的数量，有效地降低制作成本。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括下列步骤，提供半导体衬底；所述半导体衬底具有第一区域和第二区域；在所述半导体衬底上依次形成第一应力层和第一光刻胶层；采用光罩图案化所述第一光刻胶层，以形成图案化的第一光刻胶层；根据所述图案化的第一光刻胶层刻蚀所述第一应力层，以去除所述第二区域中的所述第一应力层；去除所述图案化的第一光刻胶层；在所述半导体衬底上依次形成第二应力层和第二光刻胶层；采用所述光罩图案化所述第二光刻胶层，以形成图案化的第二光刻胶层；根据所述图案化的第二光刻胶层刻蚀所述第二应力层，以去除所述第一区域中的所述第二应力层；去除所述图案化的第二光刻胶层。
优选地，所述第一区域为nFET区域，所述第二区域为pFET区域。
优选地，所述第一应力层为张应力层，所述第二应力层为压应力层。
优选地，所述第一区域为pFET区域，所述第二区域为nFET区域。
优选地，所述第一应力层为压应力层，所述第二应力层为张应力层。
优选地，所述第一光刻胶层和所述第二光刻胶层的化学反应机理和显影原理相反。
优选地，所述第一光刻胶层为正性光刻胶层，所述第二光刻胶层为负性光刻胶层。
优选地，所述第一光刻胶层为负性光刻胶层，所述第二光刻胶层为正性光刻胶层。
优选地，所述张应力层的材料为氮化硅或者氮氧化硅或者二氧化硅。
优选地，所述压应力层的材料为氮化硅或者氮氧化硅或者二氧化硅。
综上所示，本发明提出一种双应力记忆技术的制造工艺，采用正负两种光刻胶在同一张光罩上完成pFET上方张应力层光刻去除和nFET上方压应力层光刻去除。根据本发明的制造工艺可以减少在集成电路制造过程中光罩的数量，有效地降低制造成本。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A-1H为根据本发明一个实施方式在场效应晶体管上形成应力层的相关步骤所获得的器件的剖视图；
图2为根据本发明一个实施方式在场效应晶体管上形成应力层的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明提出了一种双应力记忆技术的实现方法，以在集成电路制作成套工艺中减少光罩的数量，有效降低成本。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。
为了减少集成电路制造成套工艺中的光罩的数量，本发明提出了一种使用正负两种光刻胶在同一张光罩上完成形成双应力层的方法。参照图1A至图1H，示出根据本发明一个方面的实施例的相关步骤的剖视图。
如图1A所示，提供半导体衬底100，半导体衬底100具有形成在其上的被浅沟槽隔开的第一区域和第二区域。为描述方便，在图1A至1H中第一区域为n型场效应晶体管区域101N，第二区域为p型场效应晶体管区域101P，以下均以pFET区域101P和nFET区域101N为例进行说明。
半导体半导体衬底100可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。半导体衬底100包括各种隔离结构，例如浅沟槽绝缘。半导体衬底100还可以包括有机半导体或者如Si/SiGe、绝缘体上硅（SOI）、或者绝缘体上SiGe（SGOI）的分层半导体。
该pFET区域101P具有源极、漏极和第二栅极结构102P（第二栅极结构包括第二栅极和第二栅极的侧墙），nFET区域101N具有源极、漏极和第一栅极结构102N（第一栅极结构包括第一栅极和第一栅极的侧墙）。优选地，在pFET区域101P的源极和漏极上方还可以形成SiGe金属层，
在nFET区域101N的源极和漏极上方还可以形成NiSi金属层，该SiGe金属层和NiSi金属层用以增强CMOS器件内部的载流子的迁移率。为方便描述，在图1A至图1H的示意图中将各个结构简化了，如下将第一栅极结构102N的侧墙和第二栅极结构102P的侧墙之间的区域称为栅极间隔区，即浅沟槽隔离区、源极区、漏极区、SiGe金属层和NiSi金属层等均简化包含在栅极间隔区区域内。
如图1B所示，在半导体衬底100上形成应力层103。本实施例中以张应力层为例进行详细说明，在半导体衬底100上形成张应力层103，张应力层的材料可以是但不限于具有固有应变的氮化硅、氮氧化硅或者二氧化硅，可以采用采用高密度等离子体沉积工艺（HDP）、化学气相沉积（CVD）方等。作为一个实例，采用高密度等离子体沉积工艺形成氮化硅，采用以下条件来执行氮化硅的沉积，通入氩气的流量为100～200立方厘米/分钟(sccm)，甲烷气体的流量为100～200立方厘米/分钟(sccm)，氮气的流量为200～300立方厘米/分钟(sccm)，反应室内压力约为30～50毫托(mTorr)，射频偏置功率为0W～1500W，射频源功率为2000W～4500W。接着，在张应力层103上形成刻蚀停止层104，刻蚀停止层104的材料可以为二氧化硅。
如图1C所示，在刻蚀停止层104上形成光刻胶层105。光刻胶材料可以包括选自包括正性光刻胶材料、负性光刻胶材料和混合光刻胶材料的组中的光刻胶材料。通常，掩模层包括具有厚度从大约2000到大约5000埃的正性光刻胶材料或负性光刻胶材料。在本实施例中光刻胶层105为正型光刻胶材料。光刻胶的组成光刻胶通常由光致抗蚀剂、增感剂、树脂、溶剂等组成。采用光罩106将光刻胶层105进行图案化，通过曝光、显影等步骤将光罩106上的图案转移到光刻胶层105上形成具有图案的光刻胶层105’，如图1D所示。正性光刻胶经过曝光，受到光照的部分会变得容易溶解，经过显影处理之后溶解，只留下光未照射的部分形成图形。图案化的光刻胶层105’覆盖nFET区域的张应力层和刻蚀停止层，露出pFET区域的张应力层和刻蚀停止层。
如图1E所示，根据图案化的光刻胶层105’刻蚀去除pFET区域的张应力层和刻蚀停止层，以露出pFET区域中的栅极结构。可以采用干法刻蚀，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。作为一个实例，以采用包含氧气的气体作为刻蚀气体对纳米颗粒薄膜进行反应性离子刻蚀，气体的流量为315～385立方厘米/分钟(sccm)，反应室内压力可为5～10毫托(mTorr)，功率为900W～1100W，刻蚀的时间为5s～10s，在本实施例中将pFET区域中的张应力层和刻蚀停止层完全去除，以保留nFET区域中的张应力层103’和刻蚀停止层104’。然后，采用灰化工艺去除光刻胶层105’。
如图1F所示，在半导体衬底100上形成压应力层107，压应力层的材料可以是但不限于具有固有应变的氮化硅、氮氧化硅或者二氧化硅，可以采用采用高密度等离子体沉积工艺（HDP）、化学气相沉积（CVD）方等。作为一个实例，采用高密度等离子体沉积工艺形成氮化硅，采用以下条件来执行氮化硅的沉积，通入氩气的流量为100～200立方厘米/分钟(sccm)，甲烷气体的流量为100～200立方厘米/分钟(sccm)，氮气的流量为200～300立方厘米/分钟(sccm)，反应室内压力约为30～50毫托(mTorr)，射频偏置功率为0W～1500W，射频源功率为2000W～4500W。接着，在压应力层107上形成负性光刻胶层108，光刻胶的组成光刻胶通常由光致抗蚀剂、增感剂、树脂、溶剂等组成。
如图1G所示，采用光罩106将光刻胶层108进行图案化，通过曝光、显影等步骤将光罩106上的图案转移到光刻胶层108上形成具有图案的光刻胶层108’。负性光刻胶和正性光刻胶的化学反应机理和显影原理恰好相反，经过曝光后，其受到光照的部分会变得不易溶解，经过显影处理之后，光未照射的部分溶解，仅留下光照部分形成图形。图案化的光刻胶层108’覆盖pFET区域中的压应力层，露出nFET中的压应力层。
如图1H所示，根据图案化的光刻胶层108’刻蚀去除nFET区域的压应力层，以露出nFET区域中的刻蚀停止层104’和张应力层103’，在pFET区域中形成压应力层107’。可以采用干法刻蚀，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。作为一个实例，以采用包含氧气的气体作为刻蚀气体对纳米颗粒薄膜进行反应性离子刻蚀，气体的流量为315～385立方厘米/分钟(sccm)，反应室内压力可为5～10毫托(mTorr)，功率为900W～1100W，刻蚀的时间为5s～10s，在本实施例中将nFET区域中的压应力层完全去除，以保留pFET区域中的压应力层107。然后，采用灰化工艺去除光刻胶层108’。
优选地，在本发明中，在pFET上形成压应力层和在nFET上形成张应力层的工艺顺序还可以是，提供半导体衬底，半导体衬底具有形成在其上的被浅沟槽隔开的第一区域和第二区域。第一区域为n型场效应晶体管区域，第二区域为p型场效应晶体管区域。在半导体衬底上形成压应力层，压应力层的材料可以是但不限于具有固有应变的氮化硅、氮氧化硅或者二氧化硅，在压应力层上形成刻蚀停止层。接着，在刻蚀停止层上形成正性光刻胶层，将光罩上的图案转移到正性光刻胶层上形成具有图案的光刻胶层，图案化的光刻胶层覆盖pFET区域的压应力层和刻蚀停止层，露出nFET区域的压应力层和刻蚀停止层。然后，根据图案化的光刻胶层刻蚀去除nFET区域的压应力层和刻蚀停止层，以露出nFET区域中的栅极结构，去除正性光刻胶层。在半导体衬底上形成张应力层，张应力层的材料可以是但不限于具有固有应变的氮化硅、氮氧化硅或者二氧化硅，在张应力层上形成负性光刻胶层。采用相同的光罩将负性光刻胶层进行图案化，图案化的光刻胶层覆盖nFET区域中的张应力层，露出pFET中的张应力层。根据图案化的光刻胶层刻蚀去除pFET区域的张应力层，以露出pFET区域中的刻蚀停止层和张应力层在nFET区域中形成张应力层。采用灰化工艺去除负性光刻胶层。
在本发明的另一个实施例中，可以先采用负性光刻胶层再采用正性光刻胶层以在同一张光罩上完成pFET上方张应力层去除光刻和nFET上方压应力层去除光刻。其具体的形成方法可以参照在同一光罩上先采用正性光刻胶层再采用负性光刻胶层形成具有双应力的FET的形成方法，在此不再赘述。
参照图2，示出了根据本发明一个实施方式制作互连结构的工艺流程图，用于简要示出整个制造工艺的流程。
在步骤201中，半导体衬底具有形成在其上的被浅沟槽隔开的第一区域和第二区域。第一区域为n型场效应晶体管区域，第二区域为p型场效应晶体管区域；
在步骤202中，在半导体衬底上形成张应力层、刻蚀停止层和正性光刻胶层，采用光罩将正性光刻胶层进行图案化，图案化的正性光刻胶层覆盖nFET区域的张应力层和刻蚀停止层，露出pFET区域的张应力层和刻蚀停止层；
在步骤203中，根据图案化的正性光刻胶层刻蚀去除pFET区域的张应力层和刻蚀停止层，以露出pFET区域中的栅极结构；
在步骤204中，在半导体衬底上形成压应力层和负性光刻胶层；
在步骤205中，采用相同的光罩将负性光刻胶层进行图案化，图案化的负性光刻胶层覆盖pFET区域中的压应力层，露出nFET中的压应力层；
在步骤206中，根据图案化的负性光刻胶层刻蚀去除nFET区域的压应力层，以露出nFET区域中的刻蚀停止层和张应力层，在pFET区域中形成压应力层，采用灰化工艺去除负性光刻胶层。
综上所示，本发明提出一种双应力记忆技术的制造工艺，采用正负两种光刻胶在同一张光罩上完成pFET上方张应力层光刻去除和nFET上方压应力层光刻去除。根据本发明的制造工艺可以减少在集成电路制造过程中光罩的数量，有效地降低制造成本。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种制作半导体器件的方法，包括：
提供半导体衬底，
所述半导体衬底具有第一区域和第二区域；
在所述半导体衬底上依次形成第一应力层和第一光刻胶层；
采用光罩图案化所述第一光刻胶层，以形成图案化的第一光刻胶层；
根据所述图案化的第一光刻胶层刻蚀所述第一应力层，以去除所述第二区域中的所述第一应力层；
去除所述图案化的第一光刻胶层；
在所述半导体衬底上依次形成第二应力层和第二光刻胶层；
采用所述光罩图案化所述第二光刻胶层，以形成图案化的第二光刻胶层；
根据所述图案化的第二光刻胶层刻蚀所述第二应力层，以去除所述第一区域中的所述第二应力层；
去除所述图案化的第二光刻胶层。
2.如权利要求1所述的方法，其特征在于，所述第一区域为nFET区域，所述第二区域为pFET区域。
3.如权利要求2所述的方法，其特征在于，所述第一应力层为张应力层，所述第二应力层为压应力层。
4.如权利要求1所述的方法，其特征在于，所述第一区域为pFET区域，所述第二区域为nFET区域。
5.如权利要求4所述的方法，其特征在于，所述第一应力层为压应力层，所述第二应力层为张应力层。
6.如权利要求1所述的方法，其特征在于，所述第一光刻胶层和所述第二光刻胶层的化学反应机理和显影原理相反。
7.如权利要求6所述的方法，其特征在于，所述第一光刻胶层为正性光刻胶层，所述第二光刻胶层为负性光刻胶层。
8.如权利要求6所述的方法，其特征在于，所述第一光刻胶层为负性光刻胶层，所述第二光刻胶层为正性光刻胶层。
9.如权利要求3或4所述的方法，其特征在于，所述张应力层的材料为氮化硅或者氮氧化硅或者二氧化硅。
10.如权利要求3或4所述的方法，其特征在于，所述压应力层的材料为氮化硅或者氮氧化硅或者二氧化硅。
CN201310312294.7A 2013-07-23 2013-07-23 一种制作半导体器件的方法 Pending CN104347505A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310312294.7A CN104347505A (zh) 2013-07-23 2013-07-23 一种制作半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310312294.7A CN104347505A (zh) 2013-07-23 2013-07-23 一种制作半导体器件的方法

Publications (1)

Publication Number Publication Date
CN104347505A true CN104347505A (zh) 2015-02-11

Family

ID=52502828

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310312294.7A Pending CN104347505A (zh) 2013-07-23 2013-07-23 一种制作半导体器件的方法

Country Status (1)

Country Link
CN (1) CN104347505A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7214629B1 (en) * 2004-11-16 2007-05-08 Xilinx, Inc. Strain-silicon CMOS with dual-stressed film
US20080191287A1 (en) * 2007-02-13 2008-08-14 Pei-Yu Chou Method for fabricating strained-silicon cmos transistor
CN101330053A (zh) * 2007-06-18 2008-12-24 中芯国际集成电路制造(上海)有限公司 互补金属氧化物半导体器件应力层的形成方法
CN102623334A (zh) * 2012-04-17 2012-08-01 上海华力微电子有限公司 一种形成双应力层氮化硅薄膜的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7214629B1 (en) * 2004-11-16 2007-05-08 Xilinx, Inc. Strain-silicon CMOS with dual-stressed film
US20080191287A1 (en) * 2007-02-13 2008-08-14 Pei-Yu Chou Method for fabricating strained-silicon cmos transistor
CN101330053A (zh) * 2007-06-18 2008-12-24 中芯国际集成电路制造(上海)有限公司 互补金属氧化物半导体器件应力层的形成方法
CN102623334A (zh) * 2012-04-17 2012-08-01 上海华力微电子有限公司 一种形成双应力层氮化硅薄膜的方法

Similar Documents

Publication Publication Date Title
US8492210B2 (en) Transistor, semiconductor device comprising the transistor and method for manufacturing the same
CN1838417A (zh) 半导体结构及其形成方法
US7977202B2 (en) Reducing device performance drift caused by large spacings between active regions
US8198194B2 (en) Methods of forming p-channel field effect transistors having SiGe source/drain regions
US7821074B2 (en) Semiconductor device and method for manufacturing same
JP2009526390A (ja) ハイブリッド・チャネル配向を伴うｃｍｏｓ素子およびその製造方法
JP2009212413A (ja) 半導体装置及び半導体装置の製造方法
US8232178B2 (en) Method for forming a semiconductor device with stressed trench isolation
US20130109145A1 (en) Method of manufacturing semiconductor device
US8546241B2 (en) Semiconductor device with stress trench isolation and method for forming the same
SG184638A1 (en) Multi-layer structures and process for fabricating semiconductor devices
JP2007067118A (ja) 半導体装置及びその製造方法
CN102709250B (zh) 使用应力记忆技术的半导体器件制造方法
CN102903628A (zh) 一种半导体器件的制作方法
US7615434B2 (en) CMOS device and fabricating method thereof
CN103730370B (zh) 提升mosfet性能和nbti的方法和结构
US20180061848A1 (en) Method for fabricating memory device
CN108010835A (zh) 一种半导体器件及其制作方法、电子装置
CN108511395B (zh) 一种具有双极应力的绝缘体上硅结构及其制造方法
KR100791330B1 (ko) 다른 활성 영역 상의 포토 레지스트 층과 카본 함유층을동시에 제거하는 집적회로 트랜지스터의 형성 방법
CN109003899B (zh) 半导体结构及其形成方法、鳍式场效应晶体管的形成方法
CN104347505A (zh) 一种制作半导体器件的方法
TWI626678B (zh) 用於類比應用之高增益電晶體
KR100399911B1 (ko) 반도체 소자 및 그의 제조 방법
CN118315344B (zh) 半导体器件的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20150211

RJ01 Rejection of invention patent application after publication