JP2007201168A - 自然酸化膜の除去方法及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】自然酸化膜を除去する際に他の絶縁膜を大幅に後退させない自然酸化膜の除去方法と、これを用いた半導体装置の製造方法を提供する。
【解決手段】半導体基板（１０ａ）の表面にゲート絶縁膜２０ａを介してゲート電極２１ａを形成し、ゲート電極２１ａの両側部において半導体基板にリセスＡを形成し、さらにリセスの内壁面に形成された自然酸化膜２７をエッチング処理で除去し、自然酸化膜が除去されたリセスに導電体を埋め込んで、ゲート電極の両側部に一対のソース・ドレイン領域を形成する。ここで、自然酸化膜２７を除去する上記のエッチング処理において、第１処理として自然酸化膜２７の表面をアンモニア及びフッ化水素を含むエッチングガスで処理し、第２処理として、第１処理で形成された生成物（錯体の層２７ｃ）を分解及び蒸発させる。
【選択図】図４
【解決手段】半導体基板（１０ａ）の表面にゲート絶縁膜２０ａを介してゲート電極２１ａを形成し、ゲート電極２１ａの両側部において半導体基板にリセスＡを形成し、さらにリセスの内壁面に形成された自然酸化膜２７をエッチング処理で除去し、自然酸化膜が除去されたリセスに導電体を埋め込んで、ゲート電極の両側部に一対のソース・ドレイン領域を形成する。ここで、自然酸化膜２７を除去する上記のエッチング処理において、第１処理として自然酸化膜２７の表面をアンモニア及びフッ化水素を含むエッチングガスで処理し、第２処理として、第１処理で形成された生成物（錯体の層２７ｃ）を分解及び蒸発させる。
【選択図】図４
Description
本発明は自然酸化膜の除去方法及び半導体装置の製造方法に関し、特に、電界効果トランジスタのソース・ドレイン領域にリセスを形成してＳｉＧｅ膜を埋め込む工程の前処理である自然酸化膜の除去方法と、これを用いた半導体装置の製造方法に関するものである。
半導体装置の基本的な素子であるＭＩＳＦＥＴ（金属―絶縁膜―半導体電界効果トランジスタ）は、半導体装置の小型化及び高集積化を進めるにつれてますます微細化されてきている。
しかし、微細化が進むにつれてＭＩＳＦＥＴの能力向上が従来のスケーリングだけで達成するのが難しいため、例えば特許文献１などに記載されているように、ゲート長方向（ゲート電極の延伸方向と垂直な方向）に引っ張りまたは圧縮の応力を発生する応力膜を使用して応力を印加することにより、電流駆動能力を高めてＭＩＳＦＥＴの能力向上を図る技術が９０ｎｍ世代以降注目されている。
上記においては、ソース・ドレイン領域の形成後にＮチャネルＭＩＳＦＥＴ（以降ＮＴｒとも称する）とＰチャネルＭＩＳＦＥＴ（以降ＰＴｒとも称する）で膜応力の異なる絶縁膜を形成しており、ＮＴｒにおいては引っ張り応力を、ＰＴｒには圧縮応力を与えて能力向上を図っている。
例えば非特許文献１に記載されているように、ＰＴｒのソース・ドレイン領域となる領域にリセスを形成し、圧縮応力を与える応力膜としてＳｉＧｅ膜をエピタキシャル成長により形成する方法が知られている。
上記のＰＴｒを有する半導体装置の製造方法について説明する。
例えば、図７（ａ）に示すように、ｎ型シリコンからなる半導体基板１１０に、活性領域を区分するようにＳＴＩ（shallow trench isolation）型の素子分離絶縁膜１１１を形成する。
次に、上記の活性領域におけるシリコン半導体基板１１０上にゲート絶縁膜１２０を形成し、その上層にゲート電極１２１を形成し、その上層にキャップ絶縁膜１２２を形成する。
ゲート電極１２１をパターン形成した後、ゲート電極をマスクとしてｐ型の導電性不純物を半導体基板１１０の活性領域における表層部分にイオン注入することで、不図示のエクステンション領域を形成する。
次に、ゲート電極１２１の両側部に、第１サイドウォール絶縁膜１２３、第２サイドウォール絶縁膜１２４、及び、第３サイドウォール絶縁膜１２５を形成する。
例えば、図７（ａ）に示すように、ｎ型シリコンからなる半導体基板１１０に、活性領域を区分するようにＳＴＩ（shallow trench isolation）型の素子分離絶縁膜１１１を形成する。
次に、上記の活性領域におけるシリコン半導体基板１１０上にゲート絶縁膜１２０を形成し、その上層にゲート電極１２１を形成し、その上層にキャップ絶縁膜１２２を形成する。
ゲート電極１２１をパターン形成した後、ゲート電極をマスクとしてｐ型の導電性不純物を半導体基板１１０の活性領域における表層部分にイオン注入することで、不図示のエクステンション領域を形成する。
次に、ゲート電極１２１の両側部に、第１サイドウォール絶縁膜１２３、第２サイドウォール絶縁膜１２４、及び、第３サイドウォール絶縁膜１２５を形成する。
例えば、第１サイドウォール絶縁膜１２３と第３サイドウォール絶縁膜１２５としては、ＴＥＯＳ（tetra-ethyl-ortho-silicate）を原料ガスとする減圧ＣＶＤ（chemical vapor deposition）法により酸化シリコン膜（以下ＴＥＯＳ膜とも称する）を形成し、あるいは、プラズマＣＶＤ法により形成したＮＳＧ（non-doped silicate glass）である酸化シリコン膜（以下ＮＳＧ膜とも称する）を形成して、第１サイドウォール絶縁膜１２３と第３サイドウォール絶縁膜１２５とする。
また、第２サイドウォール絶縁膜１２４としては、例えば６５０℃以下の成膜温度で行う低温ＣＶＤ法により窒化シリコン膜（以下低温ＳｉＮ膜とも称する）を形成して、第２サイドウォール絶縁膜１２４とする。
また、上記の素子分離絶縁膜１１１も、例えばＮＳＧ膜により形成する。
また、第２サイドウォール絶縁膜１２４としては、例えば６５０℃以下の成膜温度で行う低温ＣＶＤ法により窒化シリコン膜（以下低温ＳｉＮ膜とも称する）を形成して、第２サイドウォール絶縁膜１２４とする。
また、上記の素子分離絶縁膜１１１も、例えばＮＳＧ膜により形成する。
図７（ｂ）に示すように、活性領域における半導体基板１１０の表面にドライエッチングを施し、ソース・ドレイン領域となる領域においてリセスＡを形成する。
この処理の後、リセスＡの内壁面には自然酸化膜１２７が形成される。
この処理の後、リセスＡの内壁面には自然酸化膜１２７が形成される。
次に、図８（ａ）に示すように、膜厚が数ｎｍ相当の熱酸化膜を除去するＤＨＦ（Diluted Hydrofluoric Acid）によるウェットエッチング処理を行い、自然酸化膜１２７を除去し、さらにリセスＡ表面のダメージ層を除去する。
これは、次工程において、ＳｉＧｅ膜を選択的にエピタキシャル成長させるため、ＳｉＧｅ膜の成長領域の表面はシリコンが露出していることが必要であるからである。
これは、次工程において、ＳｉＧｅ膜を選択的にエピタキシャル成長させるため、ＳｉＧｅ膜の成長領域の表面はシリコンが露出していることが必要であるからである。
次に、図８（ｂ）に示すように、シリコンが露出しているリセスＡの表面に、ＳｉＧｅ膜を選択的にエピタキシャル成長させ、ＳｉＧｅ膜１２８を形成する。
ＳｉＧｅ膜１２８はそのままソース・ドレイン領域となり、ＰＴｒが構成される。
また、ＳｉＧｅ膜１２８はＰＴｒのチャネル形成領域に圧縮応力を印加する応力膜であり、電流駆動能力が高められて、ＰＴｒの能力が向上する。
ＳｉＧｅ膜１２８はそのままソース・ドレイン領域となり、ＰＴｒが構成される。
また、ＳｉＧｅ膜１２８はＰＴｒのチャネル形成領域に圧縮応力を印加する応力膜であり、電流駆動能力が高められて、ＰＴｒの能力が向上する。
ところが、上記の半導体装置の製造方法の自然酸化膜を除去する工程において、ＤＨＦウェットエッチングでは、ＴＥＯＳ膜、ＮＳＧ膜、低温ＳｉＮ膜に対するエッチングレートは、自然酸化膜に対するエッチングレートよりも大きい。
例えば、ＤＨＦウェットエッチングにおいて、ＴＥＯＳやＮＳＧは熱酸化膜の７倍以上のエッチレートであるため、熱酸化膜を２ｎｍ除去するＤＨＦエッチング処理において、ＴＥＯＳやＮＳＧは１４ｎｍ以上エッチングされることになる。
例えば、ＤＨＦウェットエッチングにおいて、ＴＥＯＳやＮＳＧは熱酸化膜の７倍以上のエッチレートであるため、熱酸化膜を２ｎｍ除去するＤＨＦエッチング処理において、ＴＥＯＳやＮＳＧは１４ｎｍ以上エッチングされることになる。
サイドウォール絶縁膜や素子分離絶縁膜がそれぞれ上記のようなエッチングレートを有することにより、図９に示すように、ＤＨＦウェットエッチングが自然酸化膜を除去する程度のエッチングであっても、このエッチングによりＴＥＯＳ膜やＮＳＧ膜からなる第１サイドウォール絶縁膜１２３及び第３サイドウォール絶縁膜１２５、低温ＳｉＮ膜からなる第２サイドウォール絶縁膜１２４、及び、ＮＳＧ膜からなる素子分離絶縁膜１１１が、削れて後退してしまう。
上記のようにサイドウォール絶縁膜の最外壁としてＴＥＯＳ膜が形成されている場合、サイドウォール絶縁膜の幅が縮小してしまう問題が生じる。
例えば、通常サイドウォール絶縁膜の幅としては、（ゲート電極間の最小ピッチ幅の１／２）−（サイドウォール絶縁膜形成後の開口部の幅１０ｎｍ程度）までは形成可能である。しかし、上記の従来の方法では、ＤＨＦウェットエッチングにより１４ｎｍ程度後退してしまうので、後退量を見込んで成膜しなければならなくなる。
ところが、サイドウォール絶縁膜形成後のゲート間の開口寸法を、ＤＨＦウェットエッチング処理による後退量の２倍（ここでは１４×２＝２８ｎｍ）より小さくしようとした場合、成膜時にゲート間の開口部が埋まってしまうことになる。従って、従来技術を使った場合はゲート電極間の開口（サイドウォール絶縁膜間の距離）は最低でも２８ｎｍ以上必要となってしまう。
例えば、通常サイドウォール絶縁膜の幅としては、（ゲート電極間の最小ピッチ幅の１／２）−（サイドウォール絶縁膜形成後の開口部の幅１０ｎｍ程度）までは形成可能である。しかし、上記の従来の方法では、ＤＨＦウェットエッチングにより１４ｎｍ程度後退してしまうので、後退量を見込んで成膜しなければならなくなる。
ところが、サイドウォール絶縁膜形成後のゲート間の開口寸法を、ＤＨＦウェットエッチング処理による後退量の２倍（ここでは１４×２＝２８ｎｍ）より小さくしようとした場合、成膜時にゲート間の開口部が埋まってしまうことになる。従って、従来技術を使った場合はゲート電極間の開口（サイドウォール絶縁膜間の距離）は最低でも２８ｎｍ以上必要となってしまう。
また、リセスエッチング時のサイドエッチングにより、第３サイドウォール絶縁膜１２５が後退すると、第１サイドウォール絶縁膜１２３の半導体基板１１０と接する部分が露出し、さらには後退してしまうことになり、ＳｉＧｅ膜をエピタキシャル成長させる工程において、ＳｉＧｅ膜がサイドウォール絶縁膜下部で異常成長してしまうおそれがある。
また、ＳＴＩ素子分離絶縁膜についても、ＤＨＦウェットエッチング処理により表面から削れて落ち込みが生じてしまい、ＳｉＧｅ膜のＳＴＩ素子分離絶縁膜領域へのせり出しの問題が生じる。ＳＴＩ素子分離絶縁膜の落ち込み量としては、ＳｉＧｅ膜を成長させる領域と成長させない領域とでは、ＤＨＦウェットエッチング処理の分の差が生じる。
上記のような自然酸化膜の除去に際してのＴＥＯＳ膜、ＮＳＧ膜、低温ＳｉＮ膜の大きな後退は、上記のリセスエッチングを伴う半導体装置の製造方法以外の工程においても問題であり、これらの後退を小さくすることが求められている。
特開２００５−５７３０１号公報
P. Bai et al, "A 65nm Logic Technology Featuring 35nm Gate Lengths, Enhanced Channel Strain, 8 Cu Interconnect, Low-k ILD and 0.57 μm2 SRAM Cell", International Electron Devices Meeting, pp 657-660, 2004.
本発明は上記問題に鑑みてなされたものであり、自然酸化膜を除去する際に他の絶縁膜を大幅に後退させない自然酸化膜の除去方法と、これを用いた半導体装置の製造方法を提供することを目的とする。
上記の課題を解決するため、本発明の自然酸化膜の除去方法は、半導体基板の表面に形成された自然酸化膜を除去する方法であって、前記自然酸化膜の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第１処理と、前記第１処理で形成された生成物を分解及び蒸発させる第２処理とを有する。
上記の本発明の自然酸化膜の除去方法は、まず、第１処理として、自然酸化膜の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する。
次に、第２処理として、第１処理で形成された生成物を分解及び蒸発させる。
次に、第２処理として、第１処理で形成された生成物を分解及び蒸発させる。
また、上記の課題を解決するため、本発明の半導体装置の製造方法は、半導体基板の表面にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側部において前記半導体基板にリセスを形成する工程と、前記リセスの内壁面に形成された自然酸化膜をエッチング処理で除去する工程と、前記自然酸化膜が除去された前記リセスに導電体を埋め込んで、前記ゲート電極の両側部に一対のソース・ドレイン領域を形成する工程とを有し、前記エッチング処理が、自然酸化膜の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第１処理と、前記第１処理で形成された生成物を分解及び蒸発させる第２処理とを含む。
上記の本発明の半導体装置の製造方法は、まず、半導体基板の表面にゲート絶縁膜を介してゲート電極を形成する。
次に、ゲート電極の両側部において半導体基板にリセスを形成し、さらにリセスの内壁面に形成された自然酸化膜をエッチング処理で除去する。
次に、自然酸化膜が除去されたリセスに導電体を埋め込んで、ゲート電極の両側部に一対のソース・ドレイン領域を形成する。
ここで、上記のエッチング処理において、第１処理として自然酸化膜の表面をアンモニア及びフッ化水素を含むエッチングガスで処理し、第２処理として、第１処理で形成された生成物を分解及び蒸発させる。
次に、ゲート電極の両側部において半導体基板にリセスを形成し、さらにリセスの内壁面に形成された自然酸化膜をエッチング処理で除去する。
次に、自然酸化膜が除去されたリセスに導電体を埋め込んで、ゲート電極の両側部に一対のソース・ドレイン領域を形成する。
ここで、上記のエッチング処理において、第１処理として自然酸化膜の表面をアンモニア及びフッ化水素を含むエッチングガスで処理し、第２処理として、第１処理で形成された生成物を分解及び蒸発させる。
本発明の自然酸化膜の除去方法によれば、自然酸化膜を除去する際に他の絶縁膜を大幅に後退させないで処理することができる。
本発明の半導体装置の製造方法によれば、半導体基板に形成されたリセスの内壁面に形成された自然酸化膜を除去する際に、他の絶縁膜を大幅に後退させないで処理することができる。
以下に、本発明の自然酸化膜の除去方法及びこれを用いた半導体装置の製造方法の実施の形態について、図面を参照して説明する。
図１は、本実施形態に係る半導体装置の断面図である。
例えば、半導体基板のｎ型半導体領域１０ａとｐ型半導体領域１０ｂにおける活性領域を区分するように、ＳＴＩ（shallow trench isolation）型の素子分離絶縁膜１１が形成されている。
上記のｎ型半導体領域１０ａにはＰチャネルＭＩＳＦＥＴ（ＰＴｒ）が形成されており、ｐ型半導体領域１０ｂにはＮチャネルＭＩＳＦＥＴ（ＮＴｒ）が形成されている。
例えば、半導体基板のｎ型半導体領域１０ａとｐ型半導体領域１０ｂにおける活性領域を区分するように、ＳＴＩ（shallow trench isolation）型の素子分離絶縁膜１１が形成されている。
上記のｎ型半導体領域１０ａにはＰチャネルＭＩＳＦＥＴ（ＰＴｒ）が形成されており、ｐ型半導体領域１０ｂにはＮチャネルＭＩＳＦＥＴ（ＮＴｒ）が形成されている。
まず、ＰＴｒについて説明する。
上記のｎ型半導体領域１０ａの活性領域上にゲート絶縁膜２０ａが形成され、その上層にゲート電極２１ａが形成され、その上層にキャップ絶縁膜２２ａが形成されている。
また、ゲート電極２１ａの両側部に、第１サイドウォール絶縁膜２３ａ、第２サイドウォール絶縁膜２４ａ、及び、第３サイドウォール絶縁膜２５ａが形成されている。
上記のｎ型半導体領域１０ａの活性領域上にゲート絶縁膜２０ａが形成され、その上層にゲート電極２１ａが形成され、その上層にキャップ絶縁膜２２ａが形成されている。
また、ゲート電極２１ａの両側部に、第１サイドウォール絶縁膜２３ａ、第２サイドウォール絶縁膜２４ａ、及び、第３サイドウォール絶縁膜２５ａが形成されている。
例えば、第１サイドウォール絶縁膜２３ａと第３サイドウォール絶縁膜２５ａは、ＴＥＯＳ（tetra-ethyl-ortho-silicate）を原料ガスとする減圧ＣＶＤ（chemical vapor deposition）法による酸化シリコン膜（ＴＥＯＳ膜）あるいはプラズマＣＶＤ法によるＮＳＧ（non-doped silicate glass）である酸化シリコン膜（ＮＳＧ膜）で形成されている。
また、第２サイドウォール絶縁膜２４ａとキャップ絶縁膜２２ａは、例えば６５０℃以下の成膜温度の低温ＣＶＤ法による窒化シリコン膜（低温ＳｉＮ膜）で形成されている。
また、上記の素子分離絶縁膜１１も、例えばＮＳＧ膜で形成されている。
また、第２サイドウォール絶縁膜２４ａとキャップ絶縁膜２２ａは、例えば６５０℃以下の成膜温度の低温ＣＶＤ法による窒化シリコン膜（低温ＳｉＮ膜）で形成されている。
また、上記の素子分離絶縁膜１１も、例えばＮＳＧ膜で形成されている。
さらに、ゲート電極２１ａの両側部におけるｎ型半導体領域１０ａの表面のソース・ドレイン領域となる領域においてリセスＡが形成されており、リセスＡ内にＳｉＧｅ膜２８が埋め込まれて一対のソース・ドレイン領域が形成されている。
また、ＳｉＧｅ膜２８のチャネル形成領域側におけるｎ型半導体領域１０ａの表層部分には、不図示のエクステンション領域が形成されている。
上記のようにして、ＰＴｒが構成されている。
上記のようにして、ＰＴｒが構成されている。
上記のＰＴｒにおいて、ＳｉＧｅ膜２８はＰＴｒのチャネル形成領域に圧縮応力を印加する応力膜であり、電流駆動能力が高められて、能力が向上したＰＴｒとなっている。
次に、ＮＴｒについて説明する。
上記のｐ型半導体領域１０ｂの活性領域上にゲート絶縁膜２０ｂが形成され、その上層にゲート電極２１ｂが形成され、その上層にキャップ絶縁膜２２ｂが形成されている。
また、ゲート電極２１ｂの両側部に、第１サイドウォール絶縁膜２３ｂ、第２サイドウォール絶縁膜２４ｂ、及び、第３サイドウォール絶縁膜２５ｂが形成されている。
第１サイドウォール絶縁膜２３ｂ、第２サイドウォール絶縁膜２４ｂ、第３サイドウォール絶縁膜２５ｂは、それぞれ前述したＰＴｒの対応するサイドウォールと同じ絶縁材料で形成されている。
上記のｐ型半導体領域１０ｂの活性領域上にゲート絶縁膜２０ｂが形成され、その上層にゲート電極２１ｂが形成され、その上層にキャップ絶縁膜２２ｂが形成されている。
また、ゲート電極２１ｂの両側部に、第１サイドウォール絶縁膜２３ｂ、第２サイドウォール絶縁膜２４ｂ、及び、第３サイドウォール絶縁膜２５ｂが形成されている。
第１サイドウォール絶縁膜２３ｂ、第２サイドウォール絶縁膜２４ｂ、第３サイドウォール絶縁膜２５ｂは、それぞれ前述したＰＴｒの対応するサイドウォールと同じ絶縁材料で形成されている。
さらに、ゲート電極２１ｂの両側部におけるｐ型半導体領域１０ｂ中に一対のソース・ドレイン領域３０が形成されている。
また、ソース・ドレイン領域３０のチャネル形成領域側におけるｐ型半導体領域１０ｂの表層部分には、不図示のエクステンション領域が形成されている。
上記のようにして、ＮＴｒが構成されている。
また、ソース・ドレイン領域３０のチャネル形成領域側におけるｐ型半導体領域１０ｂの表層部分には、不図示のエクステンション領域が形成されている。
上記のようにして、ＮＴｒが構成されている。
さらに、上記のＮＴｒを被覆して、例えば窒化シリコンからなり、ＮＴｒに引っ張りの応力を印加する応力膜３１が形成されている。
上記の応力膜３１が形成されているので、電流駆動能力が高められて、能力が向上したＮＴｒとなっている。
上記の応力膜３１が形成されているので、電流駆動能力が高められて、能力が向上したＮＴｒとなっている。
次に、上記の半導体装置の製造方法と、この製造方法に含まれる自然酸化膜の除去方法について説明する。
まず、図２（ａ）に示すように、例えば、半導体基板のｎ型半導体領域１０ａとｐ型半導体領域１０ｂにおける活性領域を区分するように、ＮＳＧ膜からなるＳＴＩ型の素子分離絶縁膜１１を形成する。
上記のｎ型半導体領域１０ａがＰＴｒ形成領域Ｒａとなり、ｐ型半導体領域１０ｂがＮＴｒ形成領域Ｒｂとなる。
まず、図２（ａ）に示すように、例えば、半導体基板のｎ型半導体領域１０ａとｐ型半導体領域１０ｂにおける活性領域を区分するように、ＮＳＧ膜からなるＳＴＩ型の素子分離絶縁膜１１を形成する。
上記のｎ型半導体領域１０ａがＰＴｒ形成領域Ｒａとなり、ｐ型半導体領域１０ｂがＮＴｒ形成領域Ｒｂとなる。
次に、例えば、上記のＰＴｒ形成領域ＲａとＮＴｒ形成領域Ｒｂにおいて、活性領域におけるｎ型半導体領域１０ａとｐ型半導体領域１０ｂ上に、例えば熱酸化法によりゲート絶縁膜（２０ａ，２０ｂ）を形成する。
次に、例えば、ＰＴｒ形成領域ＲａとＮＴｒ形成領域Ｒｂにおいて、ゲート絶縁膜（２０ａ，２０ｂ）の上層に、ＣＶＤ法によりポリシリコンを堆積し、さらに成膜温度６５０℃以下の低温ＣＶＤ法により窒化シリコンを堆積し、ゲート電極のパターンにエッチング加工して、ポリシリコンからなるゲート電極（２１ａ，２１ｂ）と低温ＳｉＮ膜であるキャップ絶縁膜（２２ａ，２２ｂ）を形成する。キャップ絶縁膜（２２ａ，２２ｂ）は、ゲート電極となるポリシリコンをエッチングする際のマスクとなり、ハードマスクとも称せられる。
次に、例えば、ＰＴｒ形成領域Ｒａにおいて、ゲート電極２１ａ及びキャップ絶縁膜２２ａをマスクとしてｐ型の導電性不純物をｎ型半導体領域１０ａの活性領域における表層部分にイオン注入することで、不図示のエクステンション領域を形成する。
また、例えば、ＮＴｒ形成領域Ｒｂにおいて、ゲート電極２１ｂ及びキャップ絶縁膜２２ｂをマスクとしてｎ型の導電性不純物をｐ型半導体領域１０ｂの活性領域における表層部分にイオン注入することで、不図示のエクステンション領域を形成する。
また、例えば、ＮＴｒ形成領域Ｒｂにおいて、ゲート電極２１ｂ及びキャップ絶縁膜２２ｂをマスクとしてｎ型の導電性不純物をｐ型半導体領域１０ｂの活性領域における表層部分にイオン注入することで、不図示のエクステンション領域を形成する。
次に、図２（ｂ）に示すように、例えば、ＰＴｒ形成領域ＲａとＮＴｒ形成領域Ｒｂにおいて、ＴＥＯＳを原料ガスとする減圧ＣＶＤ法により酸化シリコン膜（ＴＥＯＳ膜）を堆積し、さらに６５０℃以下の成膜温度で行う低温ＣＶＤ法により窒化シリコン膜（低温ＳｉＮ膜）を堆積し、全面にエッチバックして、ゲート電極（２１ａ，２１ｂ）の両側部に、ＴＥＯＳ膜である第１サイドウォール絶縁膜（２３ａ，２３ｂ）と低温ＳｉＮ膜である第２サイドウォール絶縁膜（２４ａ，２４ｂ）を形成する。
次に、図３（ａ）に示すように、例えば、ＰＴｒ形成領域ＲａとＮＴｒ形成領域Ｒｂにおいて、ＴＥＯＳを原料ガスとする減圧ＣＶＤ法により酸化シリコン膜（ＴＥＯＳ膜）２５を堆積する。
次に、図３（ｂ）に示すように、例えば、ＰＴｒ形成領域Ｒａを開口するレジスト膜２６をパターン形成し、ＰＴｒ形成領域Ｒａにおいて、例えば、ＴＥＯＳ膜２５を全面にエッチバックして、ＴＥＯＳ膜である第３サイドウォール絶縁膜２５ａを形成する。
次に、図４（ａ）に示すように、例えば、ＰＴｒ形成領域Ｒａにおいて、第１サイドウォール絶縁膜２３ａ、第２サイドウォール絶縁膜２４ａ、第３サイドウォール絶縁膜２５ａ及びキャップ絶縁膜２２ａをマスクとして、活性領域におけるｎ型半導体領域１０ａの表面にドライエッチングを施し、ＰＴｒのソース・ドレイン領域となる領域においてリセスＡを形成する。
この処理の後、リセスＡの内壁面には自然酸化膜２７が形成される。
この処理の後、リセスＡの内壁面には自然酸化膜２７が形成される。
次に、エッチング処理を行い、自然酸化膜２７を除去し、さらにリセスＡ表面のダメージ層を除去する。
これは、次工程において、ＳｉＧｅ膜を選択的にエピタキシャル成長させるため、ＳｉＧｅ膜の成長領域の表面はシリコンが露出していることが必要であるからである。
上記のエッチング処理は、まず、第１処理として、リセスＡの内壁面に露出している自然酸化膜２７の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する。次に、第２処理として、第１処理で形成された生成物を分解及び蒸発させる。
これは、次工程において、ＳｉＧｅ膜を選択的にエピタキシャル成長させるため、ＳｉＧｅ膜の成長領域の表面はシリコンが露出していることが必要であるからである。
上記のエッチング処理は、まず、第１処理として、リセスＡの内壁面に露出している自然酸化膜２７の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する。次に、第２処理として、第１処理で形成された生成物を分解及び蒸発させる。
上記の第１処理について説明する。
図４（ｂ）に示すように、例えば、リセスＡの内壁面を、ＮＨ3，ＨＦ，Ａｒからなる混合ガス雰囲気でケミカルエッチングする。
具体的には、エッチング装置のケミカルエッチング室にウェーハを搬送し、ウェーハ用ステージにウェーハを載置した後に、以下のガス雰囲気をつくり、自然酸化膜２７を化学反応させてリセスＡの内壁面にＳｉを含む錯体の層２７ｃを形成させる。
図４（ｂ）に示すように、例えば、リセスＡの内壁面を、ＮＨ3，ＨＦ，Ａｒからなる混合ガス雰囲気でケミカルエッチングする。
具体的には、エッチング装置のケミカルエッチング室にウェーハを搬送し、ウェーハ用ステージにウェーハを載置した後に、以下のガス雰囲気をつくり、自然酸化膜２７を化学反応させてリセスＡの内壁面にＳｉを含む錯体の層２７ｃを形成させる。
上記の第１処理の条件は以下のようにする。
・チャンバー内圧力：１０〜３０ｍＴｏｒｒ、例えば２０ｍＴｏｒｒ
・ＨＦ流量：１０〜５０ｓｃｃｍ，４０ｍＴｏｒｒ
・ＮＨ３流量：１０〜５０ｓｃｃｍ，４０ｍＴｏｒｒ
・Ａｒ流量：５０〜１００ｓｃｃｍ、８０ｍＴｏｒｒ
・基板温度：２０〜４０℃、例えば３５℃
・チャンバー内圧力：１０〜３０ｍＴｏｒｒ、例えば２０ｍＴｏｒｒ
・ＨＦ流量：１０〜５０ｓｃｃｍ，４０ｍＴｏｒｒ
・ＮＨ３流量：１０〜５０ｓｃｃｍ，４０ｍＴｏｒｒ
・Ａｒ流量：５０〜１００ｓｃｃｍ、８０ｍＴｏｒｒ
・基板温度：２０〜４０℃、例えば３５℃
上記の混合ガス雰囲気での化学反応は、以下のように説明される。
ケミカルエッチング室に、気相でＨＦ／ＮＨ3／Ａｒが供給されると、露出している自然酸化膜（酸化シリコン）の表面に、ガスがラングミュア吸着される。同時に次の化学式（１）及び（２）で示されるような化学反応が進行する。
ケミカルエッチング室に、気相でＨＦ／ＮＨ3／Ａｒが供給されると、露出している自然酸化膜（酸化シリコン）の表面に、ガスがラングミュア吸着される。同時に次の化学式（１）及び（２）で示されるような化学反応が進行する。
［化１］
ＳｉＯ2＋４ＨＦ→ＳｉＦ4＋２Ｈ2Ｏ （１）
ＳｉＦ4＋２ＮＨ3＋２ＨＦ→（ＮＨ4）2ＳｉＦ6 （２）
ＳｉＯ2＋４ＨＦ→ＳｉＦ4＋２Ｈ2Ｏ （１）
ＳｉＦ4＋２ＮＨ3＋２ＨＦ→（ＮＨ4）2ＳｉＦ6 （２）
つまり、ＨＦで一旦、ＳｉＦ4とＨ2Ｏが生成した後に、ＮＨ3とＨＦとＳｉＦ4の化学反応により、酸化シリコンからなる自然酸化膜２７の表面に、（ＮＨ4）2ＳｉＦ6の錯体の層２７ｃが形成されるものである。
この反応は、ラングミュア吸着による分子数層レベルのガス吸着に支配されており、吸着ガス分子の被覆率が飽和すると自己停止する。したがって、（ＮＨ4）2ＳｉＦ6錯体の層２７ｃの生成量も飽和するが、自然酸化膜２７は数ｎｍ程度の膜厚であるので、全て錯体の層２７ｃに変化する。
この反応は、ラングミュア吸着による分子数層レベルのガス吸着に支配されており、吸着ガス分子の被覆率が飽和すると自己停止する。したがって、（ＮＨ4）2ＳｉＦ6錯体の層２７ｃの生成量も飽和するが、自然酸化膜２７は数ｎｍ程度の膜厚であるので、全て錯体の層２７ｃに変化する。
次に上記の第２処理について説明する。
（ＮＨ4）2ＳｉＦ6の錯体の層２７ｃが形成されたウェーハを直ちに加熱チャンバーに搬送して、加熱用ステージに載置した後に、ヒーター加熱を開始して、（ＮＨ4）2ＳｉＦ6の錯体をＳｉＦ4などに分解して、図５（ａ）に示すように、蒸発させる。
（ＮＨ4）2ＳｉＦ6の錯体の層２７ｃが形成されたウェーハを直ちに加熱チャンバーに搬送して、加熱用ステージに載置した後に、ヒーター加熱を開始して、（ＮＨ4）2ＳｉＦ6の錯体をＳｉＦ4などに分解して、図５（ａ）に示すように、蒸発させる。
上記の第２処理の条件は以下のようにする。
・チャンバー内圧力：５００〜７００ｍＴｏｒｒ，例えば６７５ｍＴｏｒｒ
・温度：１００〜２００℃，例えば１７５℃
・チャンバー内圧力：５００〜７００ｍＴｏｒｒ，例えば６７５ｍＴｏｒｒ
・温度：１００〜２００℃，例えば１７５℃
この反応は次の化学式（３）で説明される。リセスＡの内壁面に形成された（ＮＨ4）2ＳｉＦ6の錯体の層２７ｃは、基板温度が上記の温度に加熱されると、ＳｉＦ4、ＮＨ3、ＨＦなどに分解して蒸発し、ガスとしてドライポンプにより排気される。
［化２］
（ＮＨ4）2ＳｉＦ6→ＳｉＦ4＋２ＮＨ3＋２ＨＦ （３）
（ＮＨ4）2ＳｉＦ6→ＳｉＦ4＋２ＮＨ3＋２ＨＦ （３）
上記のケミカルエッチングでは、熱酸化膜（自然酸化膜）とＴＥＯＳ膜のエッチング選択比が従来のＤＨＦ薬液を用いたエッチングの場合と逆転する。
ＤＨＦ薬液の場合は、熱酸化膜のエッチング量を１とした時のＴＥＯＳ膜のエッチング量は５〜７程度であるのに対し、上記の本実施形態のガス反応によるケミカルエッチング反応を行った場合は、熱酸化膜のエッチング量を１とした時にＴＥＯＳ膜のエッチング量は０．５〜１．０程度になる。
ＮＳＧ膜についても同様であり、ＤＨＦ薬液の場合は、熱酸化膜の７倍程度のエッチングレートであるが、上記のケミカルエッチングでは熱酸化膜と同等のエッチングレートとなる。
さらに、低温ＳｉＮ膜についても同様であり、上記のケミカルエッチングでは熱酸化膜と同等のエッチングレートとすることができる。
ＤＨＦ薬液の場合は、熱酸化膜のエッチング量を１とした時のＴＥＯＳ膜のエッチング量は５〜７程度であるのに対し、上記の本実施形態のガス反応によるケミカルエッチング反応を行った場合は、熱酸化膜のエッチング量を１とした時にＴＥＯＳ膜のエッチング量は０．５〜１．０程度になる。
ＮＳＧ膜についても同様であり、ＤＨＦ薬液の場合は、熱酸化膜の７倍程度のエッチングレートであるが、上記のケミカルエッチングでは熱酸化膜と同等のエッチングレートとなる。
さらに、低温ＳｉＮ膜についても同様であり、上記のケミカルエッチングでは熱酸化膜と同等のエッチングレートとすることができる。
本実施形態においては、熱酸化膜２ｎｍ相当のケミカルエッチング処理を行う。従って第３サイドウォール絶縁膜およびＳＴＩ素子分離絶縁膜のエッチング量は２ｎｍ以下となる。
つまり、ＳｉＧｅ膜を形成する領域のＳＴＩ素子分離絶縁膜の落ち込み量と、ＳｉＧｅ膜を形成しない領域のＳＴＩ素子分離絶縁膜の落ち込み量との差が２ｎｍ以下となる。
また、サイドウォール絶縁膜の横方向の後退とサイドウォール絶縁膜下部におけるＴＥＯＳ膜の後退も２ｎｍ以下となる。
つまり、ＳｉＧｅ膜を形成する領域のＳＴＩ素子分離絶縁膜の落ち込み量と、ＳｉＧｅ膜を形成しない領域のＳＴＩ素子分離絶縁膜の落ち込み量との差が２ｎｍ以下となる。
また、サイドウォール絶縁膜の横方向の後退とサイドウォール絶縁膜下部におけるＴＥＯＳ膜の後退も２ｎｍ以下となる。
次に、図５（ｂ）に示すように、シリコンが露出しているリセスＡの表面に、ＳｉＧｅ膜を選択的にエピタキシャル成長させ、ＳｉＧｅ膜２８を形成する。
ＳｉＧｅ膜２８はそのままソース・ドレイン領域となり、ＰＴｒが構成される。
また、ＳｉＧｅ膜２８はＰＴｒのチャネル形成領域に圧縮応力を印加する応力膜であり、電流駆動能力が高められて、ＰＴｒの能力が向上する。
ＳｉＧｅ膜２８はそのままソース・ドレイン領域となり、ＰＴｒが構成される。
また、ＳｉＧｅ膜２８はＰＴｒのチャネル形成領域に圧縮応力を印加する応力膜であり、電流駆動能力が高められて、ＰＴｒの能力が向上する。
次に、図６（ａ）に示すように、例えば、ＮＴｒ形成領域Ｒｂを開口するレジスト膜２９をパターン形成し、ＮＴｒ形成領域Ｒｂにおいて、例えば、ＴＥＯＳ膜２５を全面にエッチバックして、ＴＥＯＳ膜である第３サイドウォール絶縁膜２５ｂを形成する。
次に、図６（ｂ）に示すように、例えば、ＮＴｒ形成領域Ｒｂにおいて、第１サイドウォール絶縁膜２３ｂ、第２サイドウォール絶縁膜２４ｂ、第３サイドウォール絶縁膜２５ｂ及びキャップ絶縁膜２２ｂをマスクとして、ｎ型の導電性不純物をｐ型半導体領域１０ｂの活性領域における表層部分にイオン注入することで、ソース・ドレイン領域３０を形成する。これにより、ＮＴｒが形成される。
次に、例えば、ＮＴｒ形成領域Ｒｂにおいて、ＣＶＤ法によりＮＴｒを被覆して窒化シリコンを堆積させ、応力膜３１を形成する。以上で図１に示す形状となる。
上記の応力膜３１はＮＴｒのチャネル形成領域に引っ張り応力を印加する応力膜であり、電流駆動能力が高められて、ＮＴｒの能力が向上する。
上記の応力膜３１はＮＴｒのチャネル形成領域に引っ張り応力を印加する応力膜であり、電流駆動能力が高められて、ＮＴｒの能力が向上する。
本実施形態の自然酸化膜の除去方法及び半導体装置の製造方法によれば、半導体基板に形成されたリセスの内壁面に形成された自然酸化膜を除去する際に、他の絶縁膜を大幅に後退させないで処理することができる。
上記のように、ＳＴＩ素子分離絶縁膜の落ち込みがほとんどなくなり、従来技術におけるＳｉＧｅ膜のＳＴＩ素子分離絶縁膜領域へのせり出しの問題を解決できる。
また、サイドウォール絶縁膜下部におけるＴＥＯＳ膜の後退がほとんどなくなり、シリサイドのサイドウォール下部への異常成長のおそれがなくなる。
また、最小ゲート電極ピッチ部のサイドウォール間の開口部の長さを２８ｎｍ以下にすることが可能になる。
また、サイドウォール絶縁膜下部におけるＴＥＯＳ膜の後退がほとんどなくなり、シリサイドのサイドウォール下部への異常成長のおそれがなくなる。
また、最小ゲート電極ピッチ部のサイドウォール間の開口部の長さを２８ｎｍ以下にすることが可能になる。
本発明は上記の説明に限定されない。
例えば、実施形態においてはＰＴｒのソース・ドレインとしてＳｉＧｅ膜を埋め込むためのリセスの内壁面に形成された自然酸化膜を除去する方法に適用しているが、その他の自然酸化膜を除去する方法にも適用可能であり、自然酸化膜の他に素子分離絶縁膜などの絶縁膜が露出している場合においてもこれらの後退を抑制して自然酸化膜を除去することが可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
例えば、実施形態においてはＰＴｒのソース・ドレインとしてＳｉＧｅ膜を埋め込むためのリセスの内壁面に形成された自然酸化膜を除去する方法に適用しているが、その他の自然酸化膜を除去する方法にも適用可能であり、自然酸化膜の他に素子分離絶縁膜などの絶縁膜が露出している場合においてもこれらの後退を抑制して自然酸化膜を除去することが可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の自然酸化膜の除去方法は、半導体装置などの製造方法においてシリコン半導体層の表面に形成された自然酸化膜を除去する方法に適用できる。
また、本発明の半導体装置の製造方法は、応力膜が形成されて駆動能力が向上したＰチャネルＭＩＳＦＥＴを有する半導体装置を製造する方法に適用できる。
また、本発明の半導体装置の製造方法は、応力膜が形成されて駆動能力が向上したＰチャネルＭＩＳＦＥＴを有する半導体装置を製造する方法に適用できる。
１０ａ…ｎ型半導体領域、１０ｂ…ｐ型半導体領域、１１…素子分離絶縁膜、２０ａ，２０ｂ…ゲート絶縁膜、２１ａ，２１ｂ…ゲート電極、２２ａ，２２ｂ…キャップ絶縁膜、２３ａ，２３ｂ…第１サイドウォール絶縁膜、２４ａ，２４ｂ…第２サイドウォール絶縁膜、２５…ＴＥＯＳ膜、２５ａ，２５ｂ…第３サイドウォール絶縁膜、２６…レジスト膜、２７…自然酸化膜、２７ｃ…錯体の層、２８…ＳｉＧｅ膜、２９…レジスト膜、３０
…ソース・ドレイン領域、３１…応力膜、１１０…半導体基板、１１１…素子分離絶縁膜、１２０…ゲート絶縁膜、１２１…ゲート電極、１２２…キャップ絶縁膜、１２３…第１サイドウォール絶縁膜、１２４…第２サイドウォール絶縁膜、１２５…第３サイドウォール絶縁膜、１２７…自然酸化膜、１２８…ＳｉＧｅ膜
…ソース・ドレイン領域、３１…応力膜、１１０…半導体基板、１１１…素子分離絶縁膜、１２０…ゲート絶縁膜、１２１…ゲート電極、１２２…キャップ絶縁膜、１２３…第１サイドウォール絶縁膜、１２４…第２サイドウォール絶縁膜、１２５…第３サイドウォール絶縁膜、１２７…自然酸化膜、１２８…ＳｉＧｅ膜
Claims (10)
- 半導体基板の表面に形成された自然酸化膜を除去する方法であって、
前記自然酸化膜の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第１処理と、
前記第１処理で形成された生成物を分解及び蒸発させる第２処理と
を有する
自然酸化膜の除去方法。 - 前記第１処理で形成され、前記第２処理で分解及び蒸発される前記生成物が、（ＮＨ４）２ＳｉＦ６錯体である
請求項１に記載の自然酸化膜の除去方法。 - 前記第２処理が９００〜１１００℃の温度を印加する熱処理である
請求項１に記載の自然酸化膜の除去方法。 - 前記第１処理及び前記第２処理において、前記自然酸化膜が形成されている領域を除く領域において、前記半導体基板に前記自然酸化膜以外の酸化シリコン膜及び／又は窒化シリコン膜が形成されている
請求項１に記載の自然酸化膜の除去方法。 - 半導体基板の表面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側部において前記半導体基板にリセスを形成する工程と、
前記リセスの内壁面に形成された自然酸化膜をエッチング処理で除去する工程と、
前記自然酸化膜が除去された前記リセスに導電体を埋め込んで、前記ゲート電極の両側部に一対のソース・ドレイン領域を形成する工程と
を有し、
前記エッチング処理が、自然酸化膜の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第１処理と、前記第１処理で形成された生成物を分解及び蒸発させる第２処理とを含む
半導体装置の製造方法。 - 前記エッチング処理において前記第１処理で形成され、前記第２処理で分解及び蒸発される前記生成物が、（ＮＨ４）２ＳｉＦ６錯体である
請求項５に記載の半導体装置の製造方法。 - 前記第２処理が９００〜１１００℃の温度を印加する熱処理である
請求項５に記載の半導体装置の製造方法。 - 前記導電層を形成する工程において、エピタキシャル成長により前記リセスの内壁面にＳｉＧｅ膜を形成する
請求項５に記載の半導体装置の製造方法。 - 前記ゲート電極を形成する工程と、前記リセスを形成する工程の間に、前記ゲート電極の両側部に、酸化シリコン膜及び／又は窒化シリコン膜からなるサイドウォール絶縁膜を形成する工程をさらに有する
請求項５に記載の半導体装置の製造方法。 - 前記ゲート電極を形成する工程の前に、前記半導体基板の活性領域を区分して、酸化シリコン膜及び／又は窒化シリコン膜からなる素子分離絶縁膜を形成する工程をさらに有する
請求項５に記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006017905A JP2007201168A (ja) | 2006-01-26 | 2006-01-26 | 自然酸化膜の除去方法及び半導体装置の製造方法 |
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| JP2006017905A Pending JP2007201168A (ja) | 2006-01-26 | 2006-01-26 | 自然酸化膜の除去方法及び半導体装置の製造方法 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009231799A (ja) * | 2008-02-29 | 2009-10-08 | Elpida Memory Inc | 半導体装置の製造方法及び半導体製造装置 |
| WO2013175872A1 (ja) * | 2012-05-23 | 2013-11-28 | 東京エレクトロン株式会社 | ガス処理方法 |
-
2006
- 2006-01-26 JP JP2006017905A patent/JP2007201168A/ja active Pending
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| JP4553049B2 (ja) * | 2008-02-29 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| US8603904B2 (en) | 2008-02-29 | 2013-12-10 | Elpida Memory, Inc. | Semiconductor device and manufacturing method therefor |
| WO2013175872A1 (ja) * | 2012-05-23 | 2013-11-28 | 東京エレクトロン株式会社 | ガス処理方法 |
| JPWO2013175872A1 (ja) * | 2012-05-23 | 2016-01-12 | 東京エレクトロン株式会社 | ガス処理方法 |
| US9384993B2 (en) | 2012-05-23 | 2016-07-05 | Tokyo Electron Limited | Oxide etching method |
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