JP5055779B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5055779B2
JP5055779B2 JP2006032676A JP2006032676A JP5055779B2 JP 5055779 B2 JP5055779 B2 JP 5055779B2 JP 2006032676 A JP2006032676 A JP 2006032676A JP 2006032676 A JP2006032676 A JP 2006032676A JP 5055779 B2 JP5055779 B2 JP 5055779B2
Authority
JP
Japan
Prior art keywords
recess
mask
film
semiconductor device
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006032676A
Other languages
English (en)
Other versions
JP2007214362A (ja
Inventor
勇人 岩元
孝浩 片桐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2006032676A priority Critical patent/JP5055779B2/ja
Publication of JP2007214362A publication Critical patent/JP2007214362A/ja
Application granted granted Critical
Publication of JP5055779B2 publication Critical patent/JP5055779B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66636Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は半導体装置の製造方法に関し、特に、電界効果トランジスタのソース・ドレイン領域にリセスを形成してSiGe膜を埋め込む半導体装置の製造方法に関するものである。
半導体装置の基本的な素子であるMISFET(金属―絶縁膜―半導体電界効果トランジスタ)は、半導体装置の小型化及び高集積化を進めるにつれてますます微細化されてきている。
しかし、微細化が進むにつれてMISFETの能力向上が従来のスケーリングだけで達成するのが難しいため、例えば特許文献1などに記載されているように、ゲート長方向(ゲート電極の延伸方向と垂直な方向)に引っ張りまたは圧縮の応力を発生する応力膜を使用して応力を印加することにより、電流駆動能力を高めてMISFETの能力向上を図る技術が90nm世代以降注目されている。
上記においては、ソース・ドレイン領域の形成後にNチャネルMISFET(以降NTrとも称する)とPチャネルMISFET(以降PTrとも称する)で膜応力の異なる絶縁膜を形成しており、NTrにおいては引っ張り応力を、PTrには圧縮応力を与えて能力向上を図っている。
例えば非特許文献1に記載されているように、PTrのソース・ドレイン領域となる領域にリセスを形成し、圧縮応力を与える応力膜としてSiGe膜をエピタキシャル成長により形成する方法が知られている。
図11は、上記のようにして形成された半導体装置の断面図である。
例えば、半導体基板のn型半導体領域110aとp型半導体領域110bにおける活性領域を区分するように、STI(shallow trench isolation)型の素子分離絶縁膜111が形成されている。
上記のn型半導体領域110aにはPチャネルMISFET(PTr)が形成されており、p型半導体領域110bにはNチャネルMISFET(NTr)が形成されている。
まず、PTrについて説明する。
上記のn型半導体領域110aの活性領域上にゲート絶縁膜120aが形成され、その上層にゲート電極121aが形成され、その上層にキャップ絶縁膜122aが形成されており、ゲート電極121aの両側部にサイドウォール絶縁膜123aが形成されている。
さらに、ゲート電極121aの両側部におけるn型半導体領域110aの表面のソース・ドレイン領域となる領域においてリセスAが形成されており、リセスA内にSiGe膜126が埋め込まれて一対のソース・ドレイン領域が形成されている。
次に、NTrについて説明する。
上記のp型半導体領域110bの活性領域上にゲート絶縁膜120bが形成され、その上層にゲート電極121bが形成され、その上層にキャップ絶縁膜122bが形成されており、ゲート電極121bの両側部にサイドウォール絶縁膜123bが形成されている。
さらに、ゲート電極121bの両側部におけるp型半導体領域110b中に一対のソース・ドレイン領域130が形成されている。
上記の半導体装置の製造方法について説明する。
まず、図12(a)に示すように、半導体基板のn型半導体領域110aとp型半導体領域110bにおける活性領域を区分するようにSTI型の素子分離絶縁膜111を形成する。
上記のn型半導体領域110aがPTr形成領域Raとなり、p型半導体領域110bがNTr形成領域Rbとなる。
次に、例えば、上記のPTr形成領域RaとNTr形成領域Rbにおいて、活性領域におけるn型半導体領域110aとp型半導体領域110b上に、ゲート絶縁膜(120a,120b)、ゲート電極(121a,121b)及びキャップ絶縁膜(122a,122b)を形成する。
次に、図12(b)に示すように、PTr形成領域RaとNTr形成領域Rbにおいて酸化シリコン膜123を堆積する。
次に、図13(a)に示すように、例えば、PTr形成領域Raを開口してNTr形成領域Rbにレジスト膜124をパターン形成し、PTr形成領域Raにおいて、酸化シリコン膜123を全面にエッチバックしてサイドウォール絶縁膜123aを形成する。
次に、図13(b)に示すように、例えば、PTr形成領域Raにおいて、サイドウォール絶縁膜123a及びキャップ絶縁膜122aをマスクとして、活性領域におけるn型半導体領域110aの表面にウェットエッチングを施し、PTrのソース・ドレイン領域となる領域においてリセスAを形成する。
次に、レジスト膜124を除去し、さらにリセスAの表面の自然酸化膜を除去した後、図14(a)に示すように、シリコンが露出しているリセスAの表面に、SiGeを選択的にエピタキシャル成長させ、SiGe膜126を形成する。
次に、図14(b)に示すように、例えば、NTr形成領域Rbを開口してPTr形成領域Raにレジスト膜127をパターン形成し、NTr形成領域Rbにおいて酸化シリコン膜123を全面にエッチバックしてサイドウォール絶縁膜123bを形成する。
次に、図15に示すように、NTr形成領域Rbにおいて、サイドウォール絶縁膜123b及びキャップ絶縁膜122bをマスクとしてn型の導電性不純物をイオン注入し、ソース・ドレイン領域130を形成する。
以上で、図11に示す半導体装置が形成される。
このようにして形成されたPTrは、ソース・ドレイン部分がSiGe膜で形成されていて、圧縮応力の歪みが生じ、PTr電流駆動能力が向上する。
なお、NTrにおいても、ソース・ドレイン部分にSiCを用いることで、上記と逆の歪みが発生し、電流駆動能力が向上する。
ここで、SiGe膜によるチャネル形成領域へのストレス印加は、SiGe層がチャネル形成領域に近く、SiGe膜の体積が大きいほど効果的である。このため、リセスを形成する際に、できるだけチャネル形成領域側に広げて形成することが重要となる。
しかし、上記のリセス形成はウェットエッチングにより等方的に進行するので、リセスをチャネル形成領域に広げるためにエッチング時間を延ばすほど、リセスが深くなり、最終的に形成されるSiGe膜の膜厚が厚くなっていくことになる。
しかし、SiGe膜の成長工程においては、SiGe膜の膜厚を厚くするに従って異常成長が発生しやすくなるという問題がある。異常成長は、条件によっては、例えば数10nm程度の膜厚で発生することもある。
また、リセスの形成において、基板下方向もエッチングされて削れてしまうと、トランジスタの素子分離特性が悪化する方向に作用する。
このため、リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げて形成することが重要となる。
特開2005−57301号公報 P. Bai et al, "A 65nm Logic Technology Featuring 35nm Gate Lengths, Enhanced Channel Strain, 8 Cu Interconnect, Low-k ILD and 0.57 μm2 SRAM Cell", International Electron Devices Meeting, pp 657-660, 2004.
本発明は上記の問題に鑑みてなされたものであり、リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げてリセスを形成できる半導体装置の製造方法を提供することを目的とする。
上記の課題を解決するため、本発明の半導体装置の製造方法は、半導体基板の表面にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側部において前記半導体基板にリセスを形成する工程と、前記リセスの内壁面において、前記リセスの側面より底面に高い選択性をもって異方的にマスクを形成する工程と、前記マスクで前記リセスの底面を保護しながらエッチングを行い、前記リセスを前記ゲート電極側に拡張する工程と、前記マスクを除去する工程と、前記リセスに導電体を埋め込んで、前記ゲート電極の両側部に一対のソース・ドレイン領域を形成する工程とを有する。
上記の本発明の半導体装置の製造方法は、半導体基板の表面にゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側部において半導体基板にリセスを形成する。
次に、リセスの内壁面において、リセスの側面より底面に高い選択性をもって異方的にマスクを形成する。
次に、マスクでリセスの底面を保護しながらエッチングを行い、リセスをゲート電極側に拡張する。
次に、マスクを除去し、リセスに導電体を埋め込んで、ゲート電極の両側部に一対のソース・ドレイン領域を形成する。
本発明の半導体装置の製造方法によれば、リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げてリセスを形成でき、SiGe膜のエピタキシャル成長時の異常成長やトランジスタの素子分離特性の悪化を抑制できる。
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
第1実施形態
図1は、本実施形態に係る半導体装置の断面図である。
例えば、半導体基板のn型半導体領域10aとp型半導体領域10bにおける活性領域を区分するように、STI(shallow trench isolation)型の素子分離絶縁膜11が形成されている。
上記のn型半導体領域10aにはPチャネルMISFET(PTr)が形成されており、p型半導体領域10bにはNチャネルMISFET(NTr)が形成されている。
まず、PTrについて説明する。
例えば、上記のn型半導体領域10aの活性領域上にゲート絶縁膜20aが形成され、その上層にゲート電極21aが形成され、その上層にキャップ絶縁膜22aが形成されている。
また、ゲート電極21aの両側部に、サイドウォール絶縁膜23aが形成されている。
例えば、サイドウォール絶縁膜23aは、TEOS(tetra-ethyl-ortho-silicate)を原料ガスとする減圧CVD(chemical vapor deposition)法による酸化シリコン膜(TEOS膜)あるいはプラズマCVD法によるNSG(non-doped silicate glass)である酸化シリコン膜(NSG膜)などで形成されている。あるいは、例えば650℃以下の成膜温度の低温CVD法などによる窒化シリコン膜(低温SiN膜)で形成されていてもよく、酸化シリコン膜と窒化シリコン膜との積層体で形成されていてもよい。
また、ゲート絶縁膜20aは例えば酸化シリコンで形成されており、あるいは、ハフニウムやアルミニウムを含んだ金属酸化膜などで形成されていてもよい。
また、ゲート電極21aは例えばポリシリコンで形成されており、あるいは、金属材料を含んだ電極でもよい。
また、キャップ絶縁膜22aは窒化シリコンなどで形成されており、素子分離絶縁膜11はNSG膜などで形成されている。
さらに、ゲート電極21aの両側部におけるn型半導体領域10aの表面のソース・ドレイン領域となる領域においてリセスAが形成されており、リセスA内にSiGe膜26が埋め込まれて一対のソース・ドレイン領域が形成されている。
また、SiGe膜26のチャネル形成領域側におけるn型半導体領域10aの表層部分には、不図示のエクステンション領域が形成されている。
上記のようにして、PTrが構成されている。
上記のPTrにおいて、SiGe膜26はPTrのチャネル形成領域に圧縮応力を印加する応力膜であり、電流駆動能力が高められて能力が向上したPTrとなっている。
次に、NTrについて説明する。
上記のp型半導体領域10bの活性領域上にゲート絶縁膜20bが形成され、その上層にゲート電極21bが形成され、その上層にキャップ絶縁膜22bが形成されている。
また、ゲート電極21bの両側部にサイドウォール絶縁膜23bが形成されている。
ゲート絶縁膜20b、ゲート電極21b、キャップ絶縁膜22b、サイドウォール絶縁膜23bは、例えば、それぞれPTrの対応する部材と同じ材料で形成されている。
さらに、ゲート電極21bの両側部におけるp型半導体領域10b中に一対のソース・ドレイン領域30が形成されている。
また、ソース・ドレイン領域30のチャネル形成領域側におけるp型半導体領域10bの表層部分には、不図示のエクステンション領域が形成されている。
上記のようにして、NTrが構成されている。
さらに、上記のNTrを被覆して、例えば窒化シリコンからなり、NTrに引っ張りの応力を印加する応力膜31が形成されている。
上記の応力膜31が形成されているので、電流駆動能力が高められて能力が向上したNTrとなっている。
次に、上記の半導体装置の製造方法について説明する。
まず、図2(a)に示すように、例えば、半導体基板のn型半導体領域10aとp型半導体領域10bにおける活性領域を区分するように、NSG膜からなるSTI型の素子分離絶縁膜11を形成する。
上記のn型半導体領域10aがPTr形成領域Raとなり、p型半導体領域10bがNTr形成領域Rbとなる。
次に、例えば、上記のPTr形成領域RaとNTr形成領域Rbにおいて、活性領域におけるn型半導体領域10aとp型半導体領域10b上に、例えば熱酸化法などによりゲート絶縁膜(20a,20b)を形成する。
次に、例えば、PTr形成領域RaとNTr形成領域Rbにおいて、ゲート絶縁膜(20a,20b)の上層に、CVD法によりポリシリコンなどの導電膜を堆積し、さらに成膜温度650℃以下の低温CVD法により窒化シリコンなどを堆積し、ゲート電極のパターンにエッチング加工して、ポリシリコンなどからなるゲート電極(21a,21b)と低温SiN膜などからなるキャップ絶縁膜(22a,22b)を形成する。キャップ絶縁膜(22a,22b)は、ゲート電極となる導電膜をエッチングする際のマスクとなり、ハードマスクとも称せられる。
次に、例えば、PTr形成領域Raにおいて、ゲート電極21a及びキャップ絶縁膜22aをマスクとしてp型の導電性不純物をn型半導体領域10aの活性領域における表層部分にイオン注入することで、不図示のエクステンション領域を形成する。
また、例えば、NTr形成領域Rbにおいて、ゲート電極21b及びキャップ絶縁膜22bをマスクとしてn型の導電性不純物をp型半導体領域10bの活性領域における表層部分にイオン注入することで、不図示のエクステンション領域を形成する。
次に、図2(b)に示すように、例えば、PTr形成領域RaとNTr形成領域Rbにおいて、TEOSを原料ガスとする減圧CVD法などにより酸化シリコン膜(TEOS膜)23を堆積する。
次に、図3(a)に示すように、例えば、PTr形成領域Raを開口してNTr形成領域Rbにレジスト膜24をパターン形成し、PTr形成領域Raにおいて、例えば、TEOS膜23を全面にエッチバックして、TEOS膜であるサイドウォール絶縁膜23aを形成する。
サイドウォール絶縁膜23aとしては、上記のようにNSG膜や窒化シリコン膜などで形成してもよく、あるいは、TEOS膜、NSG膜、窒化シリコン膜などから選択された材料の積層体として形成してもよい。
次に、図3(b)に示すように、例えば、PTr形成領域Raにおいて、サイドウォール絶縁膜23a及びキャップ絶縁膜22aをマスクとして、活性領域におけるn型半導体領域10aの表面にエッチングを施し、PTrのソース・ドレイン領域となる領域においてリセスAを形成する。
上記のリセスのエッチングは、例えば以下の条件により、50nm程度除去するようにして行う。
・処理圧力:20mTorr
・処理温度:60℃
・ソースパワー:500W、バイアスパワー:50W
・CF/O流量:40/10sccm
次に、図4(a)に示すように、例えば、リセスAの側面より底面に高い選択性をもって異方的にマスク25を形成する。
ここでは、Oイオン種を種とした異方性のアッシング処理により、リセス底面のみアッシング酸化を行い、酸化シリコン膜を形成する。ここで用いるアッシング酸化は、ホロカソード型構造のアッシング装置で行うことが望ましい。ホロカソード型構造では、放電インピーダンスが小さいため、大きな電流が流れる。すなわち、プラズマ密度が非常に高く、基板表面には多量のOイオンが入射することになる。主反応種がイオンであるため、直進性が高く、リセスの側壁はあまり酸化されず底部のみが積極的に酸化される。
上記のマスク形成のための異方性アッシングの条件は、以下のようにして行う。
・O流量:100sccm
・RFパワー:200W
・圧力:0.1Torr
・処理時間:2〜3分
なお、平行平板型等のRIE装置でもOイオンを主とした酸化処理は可能であるが、イオン密度が小さいためホロカソード型処理の方が有効である。
あるいは、上記のマスク25を形成する工程において、指向性の強いスパッタリング法などにより、リセスAの底面に異方的に窒化シリコン膜または炭化シリコン膜を形成して、マスク25としてもよい。
次に、図4(b)に示すように、例えば、マスク25でリセスAの底面を保護しながらエッチングを行い、リセスAをゲート電極21a側に拡張する。
ここでは、例えば、リセスAのゲート電極21a側の端部が、ゲート電極21aの直下に到達しない程度に、できるだけチャネル形成領域側に近づくようにしてエッチングする。
リセスAの底部には上記のマスク25が存在するため、基板下方向のエッチングは抑制され、横方向のエッチングが促進される。
上記のリセスAをゲート電極21a側に拡張するエッチングとしては、以下の条件の等方的エッチングを行う。
・処理圧力:20mTorr
・処理温度:60℃
・ソースパワー:500W、バイアスパワー:50W
・CF/O流量:40/10sccm
次に、図5(a)に示すように、例えばアッシング処理によりレジスト膜24を除去する。
次に、リセスA部分に選択的にSiGe膜をエピタキシャル成長させるが、SiGe膜成長領域の表面はSiであることが必要であるため、SiGe膜成長の前処理として、図5(b)に示すように、リセスAの底面に存在しているマスク25及びリセスA側壁に存在する自然酸化膜やダメージ層を除去する。
一般的には、DHF処理により熱酸化膜相当1〜3nmのウェットエッチング処理を行うが、より高選択比でリセス酸化膜を除去するには、以下のようなドライクリーニング技術を用いる。
上記マスク25除去のエッチング処理は、例えば、まず、第1処理として、リセスAの内壁面に露出しているマスク25の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する。次に、第2処理として、第1処理で形成された生成物を分解及び蒸発させる。
上記の第1処理について説明する。
例えば、リセスAの内壁面を、NH3,HF,Arからなる混合ガス雰囲気でケミカルエッチングする。
具体的には、エッチング装置のケミカルエッチング室にウェーハを搬送し、ウェーハ用ステージにウェーハを載置した後に、以下のガス雰囲気をつくり、マスク25及び自然酸化膜を化学反応させてリセスAの内壁面にSiを含む錯体の層を形成させる。
上記の第1処理の条件は以下のようにする。
・チャンバー内圧力:10〜30mTorr、例えば20mTorr
・HF流量:10〜50sccm,40mTorr
・NH流量:10〜50sccm,40mTorr
・Ar流量:50〜100sccm、80mTorr
・基板温度:20〜40℃、例えば35℃
上記の混合ガス雰囲気での化学反応は、以下のように説明される。
ケミカルエッチング室に、気相でHF/NH3/Arが供給されると、露出している自然酸化膜(酸化シリコン)の表面に、ガスがラングミュア吸着される。同時に次の化学式(1)及び(2)で示されるような化学反応が進行する。
[化1]
SiO2+4HF→SiF4+2H2O (1)
SiF4+2NH3+2HF→(NH42SiF6 (2)
つまり、HFで一旦、SiF4とH2Oが生成した後に、NH3とHFとSiF4の化学反応により、酸化シリコンからなる自然酸化膜の表面に、(NH42SiF6の錯体の層が形成されるものである。
この反応は、ラングミュア吸着による分子数層レベルのガス吸着に支配されており、吸着ガス分子の被覆率が飽和すると自己停止する。
次に上記の第2処理について説明する。
上記の(NH42SiF6の錯体の層が形成されたウェーハを直ちに加熱チャンバーに搬送して、加熱用ステージに載置した後に、ヒーター加熱を開始して、(NH42SiF6の錯体をSiF4などに分解して蒸発させる。
上記の第2処理の条件は以下のようにする。
・チャンバー内圧力:500〜700mTorr,例えば675mTorr
・温度:100〜200℃,例えば175℃
この反応は次の化学式(3)で説明される。リセスAの内壁面に形成された(NH42SiF6の錯体の層27cは、基板温度が上記の温度に加熱されると、SiF4、NH3、HFなどに分解して蒸発し、ガスとしてドライポンプにより排気される。
[化2]
(NH42SiF6→SiF4+2NH3+2HF (3)
上記のケミカルエッチングでは、熱酸化膜(自然酸化膜)とTEOS膜のエッチング選択比が従来のDHF薬液を用いたエッチングの場合と逆転する。
DHF薬液の場合は、熱酸化膜のエッチング量を1とした時のTEOS膜のエッチング量は5〜7程度であるのに対し、上記の本実施形態のガス反応によるケミカルエッチング反応を行った場合は、熱酸化膜のエッチング量を1とした時にTEOS膜のエッチング量は0.5〜1.0程度になる。
NSG膜についても同様であり、DHF薬液の場合は、熱酸化膜の7倍程度のエッチングレートであるが、上記のケミカルエッチングでは熱酸化膜と同等のエッチングレートとなる。
さらに、低温SiN膜についても同様であり、上記のケミカルエッチングでは熱酸化膜と同等のエッチングレートとすることができる。
また、DHF処理により、上記のマスク25及び自然酸化膜を除去してもよい。
あるいは、マスク25が酸化シリコン以外の材料で形成されている場合には、上記以外のエッチング条件でマスクを除去し、さらに上記のようなエッチングにより自然酸化膜を除去するようにしてもよい。
次に、図6(a)に示すように、シリコンが露出しているリセスAの表面に、SiGe膜を選択的にエピタキシャル成長させ、例えばホウ素をドープしたSiGe膜26を形成する。
上記のSiGe膜26の形成の条件は以下のようにする。
・処理温度:700℃
・処理圧力:10Torr
・DCS/GeH/HCl=50/100/20sccm
上記のSiGe膜26はそのままソース・ドレイン領域となり、PTrが構成される。
また、SiGe膜26はPTrのチャネル形成領域に圧縮応力を印加する応力膜であり、電流駆動能力が高められてPTrの能力が向上する。
次に、図6(b)に示すように、例えば、NTr形成領域Rbを開口してPTr形成領域にレジスト膜27をパターン形成し、NTr形成領域Rbにおいて、例えば、TEOS膜23を全面にエッチバックして、TEOS膜であるサイドウォール絶縁膜23bを形成する。
次に、図7(a)に示すように、例えば、NTr形成領域Rbにおいて、サイドウォール絶縁膜23b及びキャップ絶縁膜22bをマスクとして、n型の導電性不純物をp型半導体領域10bの活性領域における表層部分にイオン注入することで、ソース・ドレイン領域30を形成する。これにより、NTrが形成される。
次に、例えば、NTr形成領域Rbにおいて、CVD法によりNTrを被覆して窒化シリコンを堆積させ、応力膜31を形成する。以上で図1に示す構成とすることができる。
上記の応力膜31はNTrのチャネル形成領域に引っ張り応力を印加する応力膜であり、電流駆動能力が高められてNTrの能力が向上する。
あるいは、PTrと同様にして、NTrにおいてもリセスを形成し、リセス内にソース・ドレインとしてSiC膜を選択的にエピタキシャル成長させ、SiC膜によりチャネル形成領域に引っ張り応力を印加してトランジスタ特性を向上させることができる。
上記のSiC膜の形成条件は、例えば以下のようにする。
・処理温度:700℃
・処理圧力:10Torr
・SiH/SiHCH/HCl/AsH=30/50/20/10sccm
上記の本実施形態に係る半導体装置の製造方法によれば、PTr駆動能力を高めるために、ソース・ドレイン領域にリセスを形成して応力膜としてSiGe膜を形成する方法において、リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げて形成でき、SiGe膜のエピタキシャル成長時の異常成長やトランジスタの素子分離特性の悪化を抑制できる。
第2実施形態
図8は、本実施形態に係る半導体装置の断面図である。
実質的に第1実施形態の半導体装置と同様であるが、PTrのソース・ドレインとしてリセスAに埋め込まれているSiGe膜26が、ノンドープSiGe膜28とホウ素ドープSiGe膜29の積層体で形成されていることが異なる。
上記の本実施形態の半導体装置の製造方法について説明する。
まず、図9(a)に示すリセスA内壁表面のマスク25、自然酸化膜及びダメージ層の除去工程までは、第1実施形態と同様にして行う。
次に、図9(b)に示すように、シリコンが露出しているリセスAの表面に、SiGe膜を選択的にエピタキシャル成長させ、リセスAの一部を埋め込むような膜厚で、ノンドープSiGe膜28を形成する。
次に、図10(a)に示すように、ノンドープSiGe膜28の上層に、リセスAを埋め込むようにして、ホウ素ドープノンドープSiGe膜29を形成する。
以降の工程は、第1実施形態と同様にして、図10(b)に示すように、NTr形成領域Rbにおいてサイドウォール絶縁膜23bを形成し、ソース・ドレイン領域30を形成して、NTrとする。
上記の本実施形態に係る半導体装置の製造方法によれば、PTr駆動能力を高めるために、ソース・ドレイン領域にリセスを形成して応力膜としてSiGe膜を形成する方法において、リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げて形成でき、SiGe膜のエピタキシャル成長時の異常成長やトランジスタの素子分離特性の悪化を抑制できる。
本発明は上記の説明に限定されない。
例えば、実施形態においてはPTrのソース・ドレインとしてSiGe膜を埋め込んでいるが、その他の導電性の応力膜を埋め込むことも可能であり、例えばNTrに適用する場合にはSiC膜を形成することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体装置の製造方法は、リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げて形成でき、SiGe膜のエピタキシャル成長時の異常成長やトランジスタの素子分離特性の悪化を抑制できる。
図1は本発明の第1実施形態に係る半導体装置の断面図である。 図2(a)及び図2(b)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図3(a)及び図3(b)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図4(a)及び図4(b)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図5(a)及び図5(b)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図6(a)及び図6(b)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図7(a)及び図7(b)は本発明の第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図8は本発明の第2実施形態に係る半導体装置の断面図である。 図9(a)及び図9(b)は本発明の第2実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図10(a)及び図10(b)は本発明の第2実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図11は従来例に係る半導体装置の断面図である。 図12(a)及び図12(b)は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。 図13(a)及び図13(b)は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。 図14(a)及び図14(b)は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。 図15は従来例の問題点を説明する模式図である。
符号の説明
10a…n型半導体領域、10b…p型半導体領域、11…素子分離絶縁膜、20a,20b…ゲート絶縁膜、21a,21b…ゲート電極、22a,22b…キャップ絶縁膜、23a,23b…サイドウォール絶縁膜、24……レジスト膜、25…マスク、26…SiGe膜、27…レジスト膜、28…ノンドープSiGe膜、29…ホウ素ドープSiGe膜、30…ソース・ドレイン領域、31…応力膜、110a…n型半導体領域、110b…p型半導体領域、111…素子分離絶縁膜、120a,120b…ゲート絶縁膜、121a,121b…ゲート電極、122a,122b…キャップ絶縁膜、123a,123b…サイドウォール絶縁膜、124……レジスト膜、126…SiGe膜、127…レジスト膜、130…ソース・ドレイン領域、A…リセス

Claims (11)

  1. 半導体基板の表面にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極の両側部において前記半導体基板にリセスを形成する工程と、
    前記リセスの内壁面において、前記リセスの側面より底面に高い選択性をもって異方的にマスクを形成する工程と、
    前記マスクで前記リセスの底面を保護しながらエッチングを行い、前記リセスを前記ゲート電極側に拡張する工程と、
    前記マスクを除去する工程と、
    前記リセスに導電体を埋め込んで、前記ゲート電極の両側部に一対のソース・ドレイン領域を形成する工程と
    を有する
    半導体装置の製造方法。
  2. 前記マスクを形成する工程において、前記マスクとして前記リセスの底面に異方的に酸化シリコン膜を形成する
    請求項1に記載の半導体装置の製造方法。
  3. 前記マスクを形成する工程において、Oイオン種によるプラズマ酸化を行って前記マスクを形成する
    請求項2に記載の半導体装置の製造方法。
  4. 前記導電を形成する工程において、エピタキシャル成長により前記リセスの内壁面にSiGe膜を形成する
    請求項1に記載の半導体装置の製造方法。
  5. 前記マスクを除去する工程が、前記マスクの表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第1処理と、前記第1処理で形成された生成物を分解及び蒸発させる第2処理とを含む
    請求項2に記載の半導体装置の製造方法。
  6. 前記エッチング処理において前記第1処理で形成され、前記第2処理で分解及び蒸発される前記生成物が、(NHSiF錯体である
    請求項5に記載の半導体装置の製造方法。
  7. 前記第2処理が100〜200℃の温度を印加する熱処理である
    請求項5に記載の半導体装置の製造方法。
  8. 前記マスクを除去する工程において、ウェットエッチングにより前記マスクを除去する
    請求項1に記載の半導体装置の製造方法。
  9. 前記マスクを除去する工程において、前記リセスの内壁面に形成された自然酸化膜を同時に除去する
    請求項1に記載の半導体装置の製造方法。
  10. 前記マスクを形成する工程において、前記マスクとして前記リセスの底面に異方的に窒化シリコン膜または炭化シリコン膜を形成する
    請求項1に記載の半導体装置の製造方法。
  11. 前記ゲート電極を形成する工程と、前記リセスを形成する工程の間に、前記ゲート電極の両側部に、酸化シリコン膜及び/又は窒化シリコン膜からなるサイドウォール絶縁膜を形成する工程をさらに有する
    請求項1に記載の半導体装置の製造方法。
JP2006032676A 2006-02-09 2006-02-09 半導体装置の製造方法 Expired - Fee Related JP5055779B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006032676A JP5055779B2 (ja) 2006-02-09 2006-02-09 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006032676A JP5055779B2 (ja) 2006-02-09 2006-02-09 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2007214362A JP2007214362A (ja) 2007-08-23
JP5055779B2 true JP5055779B2 (ja) 2012-10-24

Family

ID=38492521

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006032676A Expired - Fee Related JP5055779B2 (ja) 2006-02-09 2006-02-09 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP5055779B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7618866B2 (en) * 2006-06-09 2009-11-17 International Business Machines Corporation Structure and method to form multilayer embedded stressors
JP5147471B2 (ja) * 2008-03-13 2013-02-20 パナソニック株式会社 半導体装置
JP5064321B2 (ja) 2008-07-09 2012-10-31 パナソニック株式会社 半導体装置
JP2010103142A (ja) * 2008-10-21 2010-05-06 Toshiba Corp 半導体装置の製造方法
JP5353475B2 (ja) * 2009-06-23 2013-11-27 富士通セミコンダクター株式会社 半導体装置の製造方法
US20110049582A1 (en) * 2009-09-03 2011-03-03 International Business Machines Corporation Asymmetric source and drain stressor regions
JP2011066042A (ja) * 2009-09-15 2011-03-31 Panasonic Corp 半導体装置とその製造方法
JP2011108692A (ja) * 2009-11-12 2011-06-02 Ulvac Japan Ltd Cmosデバイス用シリコンウェハの製造方法
EP2503782A4 (en) * 2009-11-17 2014-01-08 Sharp Kk CODING DEVICE, DECODING DEVICE, CONTROL DEVICE FOR A CODING DEVICE, CONTROL METHOD FOR A DECODING DEVICE, TRANSMIT SYSTEM AND COMPUTER READABLE RECORDING MEDIUM WITH A CONTROL PROGRAM RECORDED THEREWITH
US8405160B2 (en) * 2010-05-26 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-strained source/drain structures
KR101571619B1 (ko) * 2012-05-16 2015-11-24 가부시키가이샤 아루박 성막 방법 및 성막 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
KR100406537B1 (ko) * 2001-12-03 2003-11-20 주식회사 하이닉스반도체 반도체장치의 제조 방법

Also Published As

Publication number Publication date
JP2007214362A (ja) 2007-08-23

Similar Documents

Publication Publication Date Title
JP5055779B2 (ja) 半導体装置の製造方法
US11664376B2 (en) Semiconductor device and method of manufacturing the same
US11508583B2 (en) Selective high-k formation in gate-last process
TW200818334A (en) Semiconductor fabrication method, method of forming a strained semiconductor structure
KR20100003241A (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP2009038103A (ja) 半導体装置の製造方法と半導体装置
US11804539B2 (en) Transistor isolation structures
US7879668B2 (en) Method of manufacturing a semiconductor device
US11581425B2 (en) Method for manufacturing semiconductor structure with enlarged volumes of source-drain regions
US7557414B2 (en) Semiconductor device and method for manufacturing the same
US20230326988A1 (en) Inner spacer for semiconductor device
JP2007250837A (ja) 半導体装置の製造方法
JP4946017B2 (ja) 半導体装置の製造方法
JP2007201168A (ja) 自然酸化膜の除去方法及び半導体装置の製造方法
US20060148150A1 (en) Tailoring channel dopant profiles
KR100593752B1 (ko) 불순물들이 제거된 실리콘 질화막을 구비하는 반도체소자의 제조방법
CN105826199A (zh) 半导体结构的形成方法
JP2007234740A (ja) 半導体装置の製造方法
CN113327979B (zh) 半导体结构的形成方法
CN114496792A (zh) 半导体结构的形成方法
JP5387700B2 (ja) 半導体装置の製造方法
JP2007311376A (ja) 半導体装置の製造方法
JP2006135209A (ja) 基板の製造方法および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090123

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110728

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120417

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120531

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120703

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120716

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150810

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150810

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees