JP5055779B2 - 半導体装置の製造方法 - Google Patents
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Description
例えば、半導体基板のn型半導体領域110aとp型半導体領域110bにおける活性領域を区分するように、STI(shallow trench isolation)型の素子分離絶縁膜111が形成されている。
上記のn型半導体領域110aにはPチャネルMISFET(PTr)が形成されており、p型半導体領域110bにはNチャネルMISFET(NTr)が形成されている。
上記のn型半導体領域110aの活性領域上にゲート絶縁膜120aが形成され、その上層にゲート電極121aが形成され、その上層にキャップ絶縁膜122aが形成されており、ゲート電極121aの両側部にサイドウォール絶縁膜123aが形成されている。
さらに、ゲート電極121aの両側部におけるn型半導体領域110aの表面のソース・ドレイン領域となる領域においてリセスAが形成されており、リセスA内にSiGe膜126が埋め込まれて一対のソース・ドレイン領域が形成されている。
上記のp型半導体領域110bの活性領域上にゲート絶縁膜120bが形成され、その上層にゲート電極121bが形成され、その上層にキャップ絶縁膜122bが形成されており、ゲート電極121bの両側部にサイドウォール絶縁膜123bが形成されている。
さらに、ゲート電極121bの両側部におけるp型半導体領域110b中に一対のソース・ドレイン領域130が形成されている。
まず、図12(a)に示すように、半導体基板のn型半導体領域110aとp型半導体領域110bにおける活性領域を区分するようにSTI型の素子分離絶縁膜111を形成する。
上記のn型半導体領域110aがPTr形成領域Raとなり、p型半導体領域110bがNTr形成領域Rbとなる。
次に、例えば、上記のPTr形成領域RaとNTr形成領域Rbにおいて、活性領域におけるn型半導体領域110aとp型半導体領域110b上に、ゲート絶縁膜(120a,120b)、ゲート電極(121a,121b)及びキャップ絶縁膜(122a,122b)を形成する。
以上で、図11に示す半導体装置が形成される。
なお、NTrにおいても、ソース・ドレイン部分にSiCを用いることで、上記と逆の歪みが発生し、電流駆動能力が向上する。
しかし、上記のリセス形成はウェットエッチングにより等方的に進行するので、リセスをチャネル形成領域に広げるためにエッチング時間を延ばすほど、リセスが深くなり、最終的に形成されるSiGe膜の膜厚が厚くなっていくことになる。
また、リセスの形成において、基板下方向もエッチングされて削れてしまうと、トランジスタの素子分離特性が悪化する方向に作用する。
このため、リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げて形成することが重要となる。
次に、リセスの内壁面において、リセスの側面より底面に高い選択性をもって異方的にマスクを形成する。
次に、マスクでリセスの底面を保護しながらエッチングを行い、リセスをゲート電極側に拡張する。
次に、マスクを除去し、リセスに導電体を埋め込んで、ゲート電極の両側部に一対のソース・ドレイン領域を形成する。
図1は、本実施形態に係る半導体装置の断面図である。
例えば、半導体基板のn型半導体領域10aとp型半導体領域10bにおける活性領域を区分するように、STI(shallow trench isolation)型の素子分離絶縁膜11が形成されている。
上記のn型半導体領域10aにはPチャネルMISFET(PTr)が形成されており、p型半導体領域10bにはNチャネルMISFET(NTr)が形成されている。
例えば、上記のn型半導体領域10aの活性領域上にゲート絶縁膜20aが形成され、その上層にゲート電極21aが形成され、その上層にキャップ絶縁膜22aが形成されている。
また、ゲート電極21aの両側部に、サイドウォール絶縁膜23aが形成されている。
また、ゲート絶縁膜20aは例えば酸化シリコンで形成されており、あるいは、ハフニウムやアルミニウムを含んだ金属酸化膜などで形成されていてもよい。
また、ゲート電極21aは例えばポリシリコンで形成されており、あるいは、金属材料を含んだ電極でもよい。
また、キャップ絶縁膜22aは窒化シリコンなどで形成されており、素子分離絶縁膜11はNSG膜などで形成されている。
また、SiGe膜26のチャネル形成領域側におけるn型半導体領域10aの表層部分には、不図示のエクステンション領域が形成されている。
上記のようにして、PTrが構成されている。
上記のp型半導体領域10bの活性領域上にゲート絶縁膜20bが形成され、その上層にゲート電極21bが形成され、その上層にキャップ絶縁膜22bが形成されている。
また、ゲート電極21bの両側部にサイドウォール絶縁膜23bが形成されている。
ゲート絶縁膜20b、ゲート電極21b、キャップ絶縁膜22b、サイドウォール絶縁膜23bは、例えば、それぞれPTrの対応する部材と同じ材料で形成されている。
また、ソース・ドレイン領域30のチャネル形成領域側におけるp型半導体領域10bの表層部分には、不図示のエクステンション領域が形成されている。
上記のようにして、NTrが構成されている。
上記の応力膜31が形成されているので、電流駆動能力が高められて能力が向上したNTrとなっている。
まず、図2(a)に示すように、例えば、半導体基板のn型半導体領域10aとp型半導体領域10bにおける活性領域を区分するように、NSG膜からなるSTI型の素子分離絶縁膜11を形成する。
上記のn型半導体領域10aがPTr形成領域Raとなり、p型半導体領域10bがNTr形成領域Rbとなる。
また、例えば、NTr形成領域Rbにおいて、ゲート電極21b及びキャップ絶縁膜22bをマスクとしてn型の導電性不純物をp型半導体領域10bの活性領域における表層部分にイオン注入することで、不図示のエクステンション領域を形成する。
サイドウォール絶縁膜23aとしては、上記のようにNSG膜や窒化シリコン膜などで形成してもよく、あるいは、TEOS膜、NSG膜、窒化シリコン膜などから選択された材料の積層体として形成してもよい。
・処理圧力:20mTorr
・処理温度:60℃
・ソースパワー:500W、バイアスパワー:50W
・CF4/O2流量:40/10sccm
ここでは、O2イオン種を種とした異方性のアッシング処理により、リセス底面のみアッシング酸化を行い、酸化シリコン膜を形成する。ここで用いるアッシング酸化は、ホロカソード型構造のアッシング装置で行うことが望ましい。ホロカソード型構造では、放電インピーダンスが小さいため、大きな電流が流れる。すなわち、プラズマ密度が非常に高く、基板表面には多量のO2イオンが入射することになる。主反応種がイオンであるため、直進性が高く、リセスの側壁はあまり酸化されず底部のみが積極的に酸化される。
・O2流量:100sccm
・RFパワー:200W
・圧力:0.1Torr
・処理時間:2〜3分
ここでは、例えば、リセスAのゲート電極21a側の端部が、ゲート電極21aの直下に到達しない程度に、できるだけチャネル形成領域側に近づくようにしてエッチングする。
リセスAの底部には上記のマスク25が存在するため、基板下方向のエッチングは抑制され、横方向のエッチングが促進される。
・処理圧力:20mTorr
・処理温度:60℃
・ソースパワー:500W、バイアスパワー:50W
・CF4/O2流量:40/10sccm
一般的には、DHF処理により熱酸化膜相当1〜3nmのウェットエッチング処理を行うが、より高選択比でリセス酸化膜を除去するには、以下のようなドライクリーニング技術を用いる。
例えば、リセスAの内壁面を、NH3,HF,Arからなる混合ガス雰囲気でケミカルエッチングする。
具体的には、エッチング装置のケミカルエッチング室にウェーハを搬送し、ウェーハ用ステージにウェーハを載置した後に、以下のガス雰囲気をつくり、マスク25及び自然酸化膜を化学反応させてリセスAの内壁面にSiを含む錯体の層を形成させる。
・チャンバー内圧力:10〜30mTorr、例えば20mTorr
・HF流量:10〜50sccm,40mTorr
・NH3流量:10〜50sccm,40mTorr
・Ar流量:50〜100sccm、80mTorr
・基板温度:20〜40℃、例えば35℃
ケミカルエッチング室に、気相でHF/NH3/Arが供給されると、露出している自然酸化膜(酸化シリコン)の表面に、ガスがラングミュア吸着される。同時に次の化学式(1)及び(2)で示されるような化学反応が進行する。
SiO2+4HF→SiF4+2H2O (1)
SiF4+2NH3+2HF→(NH4)2SiF6 (2)
この反応は、ラングミュア吸着による分子数層レベルのガス吸着に支配されており、吸着ガス分子の被覆率が飽和すると自己停止する。
上記の(NH4)2SiF6の錯体の層が形成されたウェーハを直ちに加熱チャンバーに搬送して、加熱用ステージに載置した後に、ヒーター加熱を開始して、(NH4)2SiF6の錯体をSiF4などに分解して蒸発させる。
・チャンバー内圧力:500〜700mTorr,例えば675mTorr
・温度:100〜200℃,例えば175℃
(NH4)2SiF6→SiF4+2NH3+2HF (3)
DHF薬液の場合は、熱酸化膜のエッチング量を1とした時のTEOS膜のエッチング量は5〜7程度であるのに対し、上記の本実施形態のガス反応によるケミカルエッチング反応を行った場合は、熱酸化膜のエッチング量を1とした時にTEOS膜のエッチング量は0.5〜1.0程度になる。
NSG膜についても同様であり、DHF薬液の場合は、熱酸化膜の7倍程度のエッチングレートであるが、上記のケミカルエッチングでは熱酸化膜と同等のエッチングレートとなる。
さらに、低温SiN膜についても同様であり、上記のケミカルエッチングでは熱酸化膜と同等のエッチングレートとすることができる。
あるいは、マスク25が酸化シリコン以外の材料で形成されている場合には、上記以外のエッチング条件でマスクを除去し、さらに上記のようなエッチングにより自然酸化膜を除去するようにしてもよい。
・処理温度:700℃
・処理圧力:10Torr
・DCS/GeH4/HCl=50/100/20sccm
また、SiGe膜26はPTrのチャネル形成領域に圧縮応力を印加する応力膜であり、電流駆動能力が高められてPTrの能力が向上する。
上記の応力膜31はNTrのチャネル形成領域に引っ張り応力を印加する応力膜であり、電流駆動能力が高められてNTrの能力が向上する。
あるいは、PTrと同様にして、NTrにおいてもリセスを形成し、リセス内にソース・ドレインとしてSiC膜を選択的にエピタキシャル成長させ、SiC膜によりチャネル形成領域に引っ張り応力を印加してトランジスタ特性を向上させることができる。
・処理温度:700℃
・処理圧力:10Torr
・SiH4/SiH3CH3/HCl/AsH3=30/50/20/10sccm
図8は、本実施形態に係る半導体装置の断面図である。
実質的に第1実施形態の半導体装置と同様であるが、PTrのソース・ドレインとしてリセスAに埋め込まれているSiGe膜26が、ノンドープSiGe膜28とホウ素ドープSiGe膜29の積層体で形成されていることが異なる。
まず、図9(a)に示すリセスA内壁表面のマスク25、自然酸化膜及びダメージ層の除去工程までは、第1実施形態と同様にして行う。
次に、図9(b)に示すように、シリコンが露出しているリセスAの表面に、SiGe膜を選択的にエピタキシャル成長させ、リセスAの一部を埋め込むような膜厚で、ノンドープSiGe膜28を形成する。
次に、図10(a)に示すように、ノンドープSiGe膜28の上層に、リセスAを埋め込むようにして、ホウ素ドープノンドープSiGe膜29を形成する。
例えば、実施形態においてはPTrのソース・ドレインとしてSiGe膜を埋め込んでいるが、その他の導電性の応力膜を埋め込むことも可能であり、例えばNTrに適用する場合にはSiC膜を形成することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
Claims (11)
- 半導体基板の表面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側部において前記半導体基板にリセスを形成する工程と、
前記リセスの内壁面において、前記リセスの側面より底面に高い選択性をもって異方的にマスクを形成する工程と、
前記マスクで前記リセスの底面を保護しながらエッチングを行い、前記リセスを前記ゲート電極側に拡張する工程と、
前記マスクを除去する工程と、
前記リセスに導電体を埋め込んで、前記ゲート電極の両側部に一対のソース・ドレイン領域を形成する工程と
を有する
半導体装置の製造方法。 - 前記マスクを形成する工程において、前記マスクとして前記リセスの底面に異方的に酸化シリコン膜を形成する
請求項1に記載の半導体装置の製造方法。 - 前記マスクを形成する工程において、O2イオン種によるプラズマ酸化を行って前記マスクを形成する
請求項2に記載の半導体装置の製造方法。 - 前記導電体を形成する工程において、エピタキシャル成長により前記リセスの内壁面にSiGe膜を形成する
請求項1に記載の半導体装置の製造方法。 - 前記マスクを除去する工程が、前記マスクの表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第1処理と、前記第1処理で形成された生成物を分解及び蒸発させる第2処理とを含む
請求項2に記載の半導体装置の製造方法。 - 前記エッチング処理において前記第1処理で形成され、前記第2処理で分解及び蒸発される前記生成物が、(NH4)2SiF6錯体である
請求項5に記載の半導体装置の製造方法。 - 前記第2処理が100〜200℃の温度を印加する熱処理である
請求項5に記載の半導体装置の製造方法。 - 前記マスクを除去する工程において、ウェットエッチングにより前記マスクを除去する
請求項1に記載の半導体装置の製造方法。 - 前記マスクを除去する工程において、前記リセスの内壁面に形成された自然酸化膜を同時に除去する
請求項1に記載の半導体装置の製造方法。 - 前記マスクを形成する工程において、前記マスクとして前記リセスの底面に異方的に窒化シリコン膜または炭化シリコン膜を形成する
請求項1に記載の半導体装置の製造方法。 - 前記ゲート電極を形成する工程と、前記リセスを形成する工程の間に、前記ゲート電極の両側部に、酸化シリコン膜及び/又は窒化シリコン膜からなるサイドウォール絶縁膜を形成する工程をさらに有する
請求項1に記載の半導体装置の製造方法。
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