JP5064321B2 - 半導体装置 - Google Patents

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Description

本発明は、ロジックＬＳＩに使用される論理セルのレイアウトに関し、特にＳｉ混晶からなるソース／ドレインを有するＭＩＳトランジスタで構成された論理セルのレイアウトに関する。
ＣＭＯＳデバイスの高性能化を目的として、ゲートチャネル部に引張り／圧縮歪を加え、電子あるいは正孔の移動度を向上させる歪Ｓｉ技術が導入されている。歪Ｓｉ技術としては、例えばＭＩＳトランジスタの上にコンタクトライナー膜を形成し、ゲート電極の側面上からチャネルに引張り歪を加える事で、ＭＩＳトランジスタの駆動能力向上を図るものが知られている。しかしながら、コンタクトライナー膜を用いる技術では、世代が進んでいくとゲートピッチが縮小し、コンタクトライナー膜を充分厚くすることができなくなるため、ゲート側面上からチャネルに十分な歪を与えることが困難になると予想される。そこで、ＭＩＳトランジスタの駆動能力を向上させるための新たな技術が求められている。
このような新技術の一つとして、基板内に埋め込まれたＳｉ混晶層をＭＩＳトランジスタのソース・ドレイン領域として用い、チャネルに大きな歪みを加える技術があり、有望な技術として期待されている。これは、Ｐチャネル型ＭＩＳトランジスタ（以下、「Ｐ型ＭＩＳトランジスタ」と称する）ではシリコンゲルマニウム（ＳｉＧｅ）層を、Ｎチャネル型ＭＩＳトランジスタ（以下、「Ｎ型ＭＩＳトランジスタ」と称する）ではシリコンカーバイド（ＳｉＣ）層をそれぞれソース／ドレイン領域として用い、シリコン基板の一部からなるチャネルに歪みを加えるものである。この技術は、例えば非特許文献１等に記載されている。
以下、Ｓｉ混晶層をＭＩＳトランジスタのソース・ドレイン領域に用いる技術をロジックＬＳＩに適用する例について説明する。ロジックＬＳＩは、一般的に数百種類の論理セルを組み合わせて設計され、各論理セルは複数のＭＩＳトランジスタで構成される。
図５（ａ）、（ｂ）は、２入力ＮＡＮＤゲートおよび２入力ＮＯＲゲートの回路構成例を示す図であり、図６は、従来の半導体装置において、２入力ＮＡＮＤゲート（左側）と２入力ＮＯＲゲート（右側）とをＭＩＳトランジスタのゲート長方向（図中の左右方向）に隣接させたレイアウト図である。
）。また、図７（ａ）、（ｂ）は、図６に示すVIIa-VIIa線、およびVIIb-VIIb線における従来の半導体装置の断面図である。
この例では、図６および図７（ａ）、（ｂ）に示すように、シリコンからなる半導体基板１０１上に、Ｎ型ウエル領域１０３ａと、Ｎ型ウエル領域１０３ａとゲート幅方向（図６の上下方向）において隣接するＰ型ウエル領域１０３ｂが形成されている。Ｎ型ウエル領域１０３ａには、活性領域１２１ａ、１２１ｂと、活性領域１２１ａ、１２１ｂから見てゲート幅方向に隣接して配置され、基板コンタクトを介して電源線（電源端子）ＶＤＤに接続されたＮ型基板コンタクト領域１２１ｅとが形成されている。Ｐ型ウエル領域１０３ｂには、活性領域１２１ｃ、１２１ｄと、活性領域１２１ｃ、１２１ｄから見てゲート幅方向に隣接して配置され、基板コンタクトを介して接地線（接地端子）ＶＳＳに接続されたＰ型基板コンタクト領域１２１ｆが形成されている。活性領域１２１ａ、１２１ｂ、活性領域１２１ｃ、１２１ｄ、Ｎ型基板コンタクト領域１２１ｅ、およびＰ型基板コンタクト領域１２１ｆのそれぞれは、ＳＴＩ(Shallow Trench Isolation)により構成された素子分離領域１０２に囲まれている。
ＮＡＮＤゲートを構成するＰ型ＭＩＳトランジスタＭＰ１、ＭＰ２は活性領域１２１ａ上に形成され、ＮＯＲゲートを構成するＰ型ＭＩＳトランジスタＭＰ３、ＭＰ４は活性領域１２１ｂ上に形成される。
ＮＡＮＤゲートを構成するＮ型ＭＩＳトランジスタＭＮ１、ＭＮ２は活性領域１２１ｃ上に形成され、ＮＯＲゲートを構成するＮ型ＭＩＳトランジスタＭＮ３、ＭＮ４は活性領域１２１ｄ上に形成される。
また、Ｐ型ＭＩＳトランジスタＭＰ１とＮ型ＭＩＳトランジスタＭＮ１のゲート電極を含むゲート配線５Ｇ１と、Ｐ型ＭＩＳトランジスタＭＰ２とＮ型ＭＩＳトランジスタＭＮ２のゲート電極を含むゲート配線５Ｇ２とは、それぞれゲート絶縁膜１０４を挟んで活性領域１２１ａ上から活性領域１２１ｃ上に亘って形成されている。Ｐ型ＭＩＳトランジスタＭＰ３とＮ型ＭＩＳトランジスタＭＮ３のゲート電極を含むゲート配線５Ｇ３と、Ｐ型ＭＩＳトランジスタＭＰ４とＮ型ＭＩＳトランジスタＭＮ４のゲート電極を含むゲート配線５Ｇ４とは、それぞれゲート絶縁膜１０４を挟んで活性領域１２１ｂ上から活性領域１２１ｄ上に亘って形成されている。
Ｐ型ＭＩＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４のそれぞれは、図７（ａ）に示すように、ゲート絶縁膜１０４およびゲート電極の他、Ｐ型エクステンション領域１０６ａ、Ｐ型ソース／ドレイン領域１０８ａ、サイドウォールスペーサ１０７、ソース／ドレイン上シリサイド層１０９、およびゲート上シリサイド層１３０を有している。また、Ｎ型ＭＩＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４のそれぞれは、図７（ｂ）に示すように、ゲート絶縁膜１０４およびゲート電極の他、Ｎ型エクステンション領域１０６ｂ、Ｎ型ソース／ドレイン領域１０８ｂ、サイドウォールスペーサ１０７、ソース／ドレイン上シリサイド層１０９、およびゲート上シリサイド層１３０を有している。また、半導体装置は、各ＭＩＳトランジスタを埋める層間絶縁膜１１０と、層間絶縁膜１１０を貫通するコンタクトプラグ１１１と、コンタクトプラグ１１１に接続される金属配線１１２とを備えている。なお、図６に示すＡ１、Ｂ１はＮＡＮＤゲートの入力端子であり、Ｙ１はＮＡＮＤゲートの出力端子である。また、Ａ２、Ｂ２はＮＯＲゲートの入力端子であり、Ｙ２はＮＯＲゲートの出力端子である。
従来の半導体装置においては、Ｐ型ＭＩＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４のＰ型ソース／ドレイン領域１０８ａは、活性領域１２１ａ、１２１ｂに設けられた凹部内に埋め込まれたＳｉＧｅ層により構成されている。シリコンで構成されるＰ型ＭＩＳトランジスタのチャネル領域がこのＳｉＧｅ層により圧縮応力を受けることにより、チャネル領域におけるキャリアの移動度が向上する。
また、互いに隣接するＰ型ＭＩＳトランジスタＭＰ１とＰ型ＭＩＳトランジスタＭＰ４とは素子分離領域１０２Ａにより電気的に分離されており、Ｐ型ＭＩＳトランジスタＭＰ２、ＭＰ３もこれらに隣接するＰ型ＭＩＳトランジスタ（図示せず）と素子分離領域１０２により電気的に分離されている。
なお、Ｐ型ソース／ドレイン領域１０８ａを形成する際は、まず、素子分離領域１０２、１０２Ａ、ゲート配線１０５Ｇ１、１０５Ｇ２、１０５Ｇ３、１０５Ｇ４、Ｐ型エクステンション領域１０６ａ、およびサイドウォールスペーサ１０７を形成してから活性領域１２１ａ、１２１ｂをエッチングし、ゲート配線１０５Ｇ１、１０５Ｇ２、１０５Ｇ３、１０５Ｇ４の側方領域に凹部を形成する。次に、この凹部内に選択的にＰ型不純物を含むＳｉＧｅ層をエピタキシャル成長させることによりＰ型ソース／ドレイン領域１０８ａを形成する。
特許第２６７６４０６号 ＩＥＤＭ（International Electron Device Meeting）Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ９７８−９８０
しかしながら、従来技術を用いた場合、図７（ａ）に示すように、Ｐ型ソース／ドレイン領域１０８ａのうち素子分離領域１０２、１０２Ａと接する部分でＳｉＧｅ層の形成不良が生じることがある。ＳｉＧｅ層はＣＶＤ（Chemical Vapor Deposition）法などを用いたエピタキシャル成長により形成されるため、凹部内のシリコン上には良好に成長できるが、シリコン酸化膜からなる素子分離領域１０２、１０２Ａの側面からは成長しにくい。このため、上述の形成不良が起こり、Ｐ型ソース／ドレイン領域１０８ａのうち素子分離領域１０２、１０２Ａと接する部分ではＳｉＧｅ層の厚みが薄くなってしまう。その結果、ソース／ドレイン上シリサイド層１０９の形成後にＰ型ＭＩＳトランジスタを流れる電流がリークしやすくなるという不具合が生じる。
図７（ａ）、（ｂ）ではＰ型ＭＩＳトランジスタにＳｉＧｅ層からなるＰ型ソース／ドレイン領域１０８ａを形成する場合について示したが、Ｎ型ＭＩＳトランジスタにＳｉＣ層からなるＮ型ソース／ドレイン領域を形成してチャネル移動度の向上を図る際にも上述の例と同様にＮ型ソース／ドレイン領域の形成不良が生じやすくなる。
上述の不具合に鑑み、本発明は、Ｓｉ混晶層をソース／ドレイン領域として用いたＭＩＳトランジスタにおいて、リーク電流の発生を抑え、チャネル移動度と信頼性とを共に向上させた半導体装置を提供することを目的とする。
本発明の半導体装置は、共に半導体基板内に形成され、ゲート幅方向に隣接する第１導電型の第１のウエル領域および第２導電型の第２のウエル領域と、前記第１のウエル領域内に形成された素子分離領域に囲まれた前記半導体基板からなる第１の活性領域と、前記第２のウエル領域内に形成された前記素子分離領域に囲まれた前記半導体基板からなる第２の活性領域と、前記第１の活性領域上に形成された第１のゲート電極と、前記第１の活性領域における前記第１のゲート電極の側方下の領域に設けられた凹部内に埋め込まれた第１のＳｉ混晶層からなる第２導電型の第１のソース／ドレイン領域とを有する第２導電型の第１のＭＩＳトランジスタと、前記第２の活性領域上に形成された第２のゲート電極と、前記第２の活性領域における前記第２のゲート電極の側方下の領域に形成された第１導電型の第２のソース／ドレイン領域を有する第１導電型の第２のＭＩＳトランジスタと、前記第１の活性領域上に形成され、前記第１のウエル領域と同電位に接続された第１の分離用ゲート電極を有する第２導電型の第１の分離用ＭＩＳトランジスタとを備え、前記第２の活性領域には、分離用ＭＩＳトランジスタは形成されておらず、前記第１のＭＩＳトランジスタの前記第１のソース／ドレイン領域は、前記第１の活性領域におけるゲート長方向の端部に位置する前記素子分離領域には接していない。
この構成によれば、Ｓｉ混晶層からチャネルに応力を与えることで第１のＭＩＳトランジスタの移動度を向上させつつ、第１のＭＩＳトランジスタの第１のソース／ドレイン領域が素子分離領域に接していないことにより、第１のソース／ドレイン領域におけるＳｉ混晶層の形成不良が抑えられる。そのため、リーク電流の発生が抑えられ、信頼性の向上とＭＩＳトランジスタの性能向上とを併せて実現することができる。加えて、第１のＭＩＳトランジスタ間と第２のＭＩＳトランジスタ間の両方を分離用ＭＩＳトランジスタで電気的に分離する場合に比べて回路面積を小さくすることができる。
Ｓｉ混晶層としては、第１のＭＩＳトランジスタがＰチャネル型の場合はＳｉＧｅ層が用いられ、第１のＭＩＳトランジスタがＮチャネル型の場合はＳｉＣ層が用いられる。これにより、チャネルに適宜圧縮応力または引張り応力が印加されるので、効果的にＭＩＳトランジスタの移動度を向上させることができる。
本発明の半導体装置によれば、Ｓｉ混晶層からチャネルに応力を与えることで第１のＭＩＳトランジスタの移動度を向上させつつ、第１のＭＩＳトランジスタの第１のソース／ドレイン領域が素子分離領域に接していないことにより、第１のソース／ドレイン領域におけるＳｉ混晶層の形成不良が抑えられる。そのため、リーク電流の発生が抑えられ、信頼性の向上とＭＩＳトランジスタの性能向上とを併せて実現することができる。ＭＩＳトランジスタのソース／ドレイン領域を構成するＳｉ混晶層の形成不良を抑え、性能の向上と信頼性の向上を併せて図ることができる。
本願発明者は、ＭＩＳトランジスタのソース／ドレイン領域をＳｉ混晶層で構成する場合に生じる不具合の発生を抑えるため、種々の構成の検討を行った。その結果、互いに隣接するＭＩＳトランジスタ間をゲート分離方式により電気的に分離する構造を採用することが、Ｓｉ混晶層の成長不良を防ぐ上で有効であることを見出した。さらに検討を重ねた結果、本願発明者はＰチャネル型ＭＩＳトランジスタ（以下、「Ｐ型ＭＩＳトランジスタ」と称する）とＮチャネル型ＭＩＳトランジスタ（以下、「Ｎ型ＭＩＳトランジスタ」と称する）の一方のみにＳｉ混晶層からなるソース／ドレイン領域を採用し、Ｓｉ混晶層を用いるＭＩＳトランジスタ間にゲート分離構造を適用することが最も好ましいことを見出した。ここで、「ゲート分離方式」とは、隣接するトランジスタ間に常時オフとなるよう制御されたＭＩＳトランジスタを置くことにより、両トランジスタ間を電気的に分離する方式のことを指す。以下、本発明の実施形態について、論理セルの一例を挙げて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置において、２入力ＮＡＮＤゲート（左側）と２入力ＮＯＲゲート（右側）とをＭＩＳトランジスタのゲート長方向（図中の左右方向）に隣接させたレイアウト図である。また、図２（ａ）、（ｂ）は、図１に示すIIa-IIa線、およびIIb-IIb線における第１の実施形態に係る半導体装置の断面図である。ここで、２入力ＮＡＮＤゲートと２入力ＮＯＲゲートの回路構成は図５（ａ）、（ｂ）に示す通りである。
本実施形態の半導体装置では、シリコンからなる半導体基板１に、Ｎ型ウエル領域３ａと、Ｎ型ウエル領域３ａとゲート幅方向（図１の上下方向）において隣接するＰ型ウエル領域３ｂが形成されている。
Ｎ型ウエル領域３ａには、ＳＴＩで構成された素子分離領域２に囲まれた活性領域２１ａと、活性領域２１ａから見てゲート幅方向に素子分離領域２を挟んで配置され、基板コンタクトを介して電源線（電源端子）ＶＤＤに接続されたＮ型基板コンタクト領域２１ｄとが形成されている。ここで、Ｎ型基板コンタクト領域２１ｄは、素子分離領域２に囲まれており、活性領域２１ａから見てＰ型ウエル領域３ｂとは反対側に配置されている。
Ｐ型ウエル領域３ｂには、素子分離領域２に囲まれた活性領域２１ｂ及び活性領域２１ｃと、活性領域２１ｂ、２１ｃから見てゲート幅方向に素子分離領域２を挟んで配置され、基板コンタクトを介して接地線（接地端子）ＶＳＳに接続されたＰ型基板コンタクト領域２１ｅが形成されている。活性領域２１ｃは、活性領域２１ｂから見てゲート長方向に素子分離領域２を挟んで配置されている。ここで、Ｐ型基板コンタクト領域２１ｅは、素子分離領域２に囲まれており、活性領域２１ｂ、２１ｃから見てＮ型ウエル領域３ａとは反対側に配置されている。従って、活性領域２１ａ及び活性領域２１ｂ、２１ｃは、Ｎ型基板コンタクト領域２１ｄとＰ型基板コンタクト領域２１ｅとに挟まれた位置に形成されている。
活性領域２１ａと活性領域２１ｂ、２１ｃとは、Ｎ型ウエル領域３ａとＰ型ウエル領域３ｂとの境界を挟んで配置されており、素子分離領域２によって互いに電気的に分離されている。なお、図１及び図２（ａ）、（ｂ）では、素子分離領域２のうち、後述するＮ型ＭＩＳトランジスタＭＮ１とＮ型ＭＩＳトランジスタＭＮ４の間に設けられた部分を特に素子分離領域２Ｂとして示している。
また、ＮＡＮＤゲートを構成するＰ型ＭＩＳトランジスタＭＰ１、ＭＰ２と、ＮＯＲゲートを構成するＰ型ＭＩＳトランジスタＭＰ３、ＭＰ４とは活性領域２１ａ上に形成されている。ＮＡＮＤゲートを構成するＮ型ＭＩＳトランジスタＭＮ１、ＭＮ２は活性領域２１ｂ上に形成され、ＮＯＲゲートを構成するＮ型ＭＩＳトランジスタＭＮ３、ＭＮ４は活性領域２１ｃ上に形成される。
また、図１のゲートパターンが示すように、Ｐ型ＭＩＳトランジスタＭＰ１とＮ型ＭＩＳトランジスタＭＮ１のゲート電極を含むゲート配線５Ｇ１と、Ｐ型ＭＩＳトランジスタＭＰ２とＮ型ＭＩＳトランジスタＭＮ２のゲート電極を含むゲート配線５Ｇ２とは、それぞれゲート絶縁膜４を挟んで活性領域２１ａ上から活性領域２１ｂ上に亘って形成されている。Ｐ型ＭＩＳトランジスタＭＰ３とＮ型ＭＩＳトランジスタＭＮ３のゲート電極を含むゲート配線５Ｇ３と、Ｐ型ＭＩＳトランジスタＭＰ４とＮ型ＭＩＳトランジスタＭＮ４のゲート電極を含むゲート配線５Ｇ４とは、それぞれゲート絶縁膜４を挟んで活性領域２１ａ上から活性領域２１ｃ上に亘って形成されている。
Ｐ型ＭＩＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４のそれぞれは、図２（ａ）に示すように、ゲート絶縁膜４およびゲート電極の他、Ｐ型エクステンション領域６ａ、Ｐ型ソース／ドレイン領域８ａ、サイドウォールスペーサ７、ソース／ドレイン上シリサイド層９、およびゲート上シリサイド層３０を有している。また、Ｎ型ＭＩＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４のそれぞれは、図２（ｂ）に示すように、ゲート絶縁膜４およびゲート電極の他、Ｎ型エクステンション領域６ｂ、Ｎ型ソース／ドレイン領域８ｂ、サイドウォールスペーサ７、ソース／ドレイン上シリサイド層９、およびゲート上シリサイド層３０を有している。また、半導体装置は、各ＭＩＳトランジスタを埋める層間絶縁膜１０と、層間絶縁膜１０を貫通するコンタクトプラグ１１と、コンタクトプラグ１１に接続される金属配線１２とを備えている。なお、図１に示すＡ１、Ｂ１はＮＡＮＤゲートの入力端子であり、Ｙ１はＮＡＮＤゲートの出力端子である。また、Ａ２、Ｂ２はＮＯＲゲートの入力端子であり、Ｙ２はＮＯＲゲートの出力端子である。
本実施形態の半導体装置の特徴は、ゲート長方向に隣接する２つのＰ型ＭＩＳトランジスタＭＰ１、ＭＰ４間が分離用Ｐ型ＭＩＳトランジスタＤＰ１により電気的に分離されていることと、ゲート長方向に隣接する２つのＮ型ＭＩＳトランジスタＭＮ１、ＭＮ４間が素子分離領域２Ｂにより電気的に分離されていることにある。さらに、分離用Ｐ型ＭＩＳトランジスタＤＰ２、ＤＰ３がＰ型ＭＩＳトランジスタＭＰ２と素子分離領域２との間、およびＰ型ＭＩＳトランジスタＭＰ３と素子分離領域２との間にそれぞれ設けられている。
また、分離用Ｐ型ＭＩＳトランジスタＤＰ１の分離用ゲート電極を含む分離用ゲート配線５Ｐ１、分離用Ｐ型ＭＩＳトランジスタＤＰ２の分離用ゲート電極を含む分離用ゲート配線５Ｐ２、および分離用Ｐ型ＭＩＳトランジスタＤＰ３の分離用ゲート電極を含む分離用ゲート配線５Ｐ３は、少なくとも活性領域２１ａを跨いでＮ型基板コンタクト領域２１ｄ上まで棒状に延びており、基板コンタクトを介して電源線ＶＤＤに接続されている。このため、分離用Ｐ型ＭＩＳトランジスタＤＰ１、ＤＰ２、ＤＰ３は半導体装置の動作期間中オフ状態に保たれている。従って、分離用Ｐ型ＭＩＳトランジスタＤＰ１、ＤＰ２、ＤＰ３の各分離用ゲート電極、Ｎ型基板コンタクト領域２１ｄ及びＮ型ウエル領域３ａは電源線ＶＤＤに接続されて同電位になる。
なお、本実施形態においては、分離用ゲート配線５Ｐ１は活性領域２１ｂと活性領域２１ｃとの間に位置する素子分離領域２Ｂ上にまで棒状に延びているが、このように分離用ゲート配線５Ｐ１の端部の位置をゲート配線５Ｇ１、５Ｇ２、５Ｇ３、５Ｇ４などと揃えることにより、ゲート配線を形成する際の形状のばらつきを抑えることができる。分離用ゲート配線５Ｐ２、５Ｐ３の端部の位置も分離用ゲート配線５Ｐ１と同様にゲート配線５Ｇ１、５Ｇ２、５Ｇ３、５Ｇ４の端部と揃えている。
また、本実施形態の半導体装置においては、Ｐ型ＭＩＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４のＰ型ソース／ドレイン領域８ａは活性領域２１ａに設けられた凹部内に、エピタキシャル成長により埋め込み形成されたＳｉＧｅ層で構成されている。これに対し、素子分離領域２、２Ｂにより電気的な分離が図られたＮ型ＭＩＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４のＮ型ソース／ドレイン領域８ｂはシリコンからなる活性領域２１ｂ、２１ｃにイオン注入することで形成されている。
以上の構成によれば、論理セルを構成するＰ型ＭＩＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４のＰ型ソース／ドレイン領域８ａが活性領域２１ａにおけるゲート長方向の端部に位置する素子分離領域２と接することがなくなるので、Ｐ型ソース／ドレイン領域８ａを構成するＳｉＧｅ層の形成不良を防ぐことができる。ここで、活性領域２１ａにおけるゲート長方向の端部に位置する素子分離領域２に接する分離用Ｐ型ＭＩＳトランジスタＤＰ２、ＤＰ３のＰ型ソース／ドレイン領域８ａｘではＰ型ソース／ドレイン領域８ａに比べてＳｉＧｅ層の上面が凹むという形成不良は起こりえるが、素子分離領域２に接する分離用Ｐ型ＭＩＳトランジスタＤＰ２、ＤＰ３のＰ型ソース／ドレイン領域８ａｘには電流が流れないため、リーク電流が発生することはない。従って、本実施形態の半導体装置では、ＳｉＧｅ層からチャネル領域にゲート長方向の圧縮応力を印加してＰ型ＭＩＳトランジスタのチャネル移動度を向上させつつ、Ｐ型ＭＩＳトランジスタにおけるリーク電流の発生を抑えることが可能となる。このため、半導体装置の性能と信頼性とを併せて向上させることができる。
また、本実施形態の半導体装置の構成によれば、Ｐ型ＭＩＳトランジスタ間のみが分離用Ｐ型ＭＩＳトランジスタで電気的に分離されているので、Ｐ型ＭＩＳトランジスタ間とＮ型ＭＩＳトランジスタ間の両方を分離用ＭＩＳトランジスタによって電気的に分離する場合に比べて論理セルの面積を低減することができる。Ｐ型ＭＩＳトランジスタ間とＮ型ＭＩＳトランジスタ間を共に分離用ＭＩＳトランジスタで分離しようとすると、分離用Ｎ型トランジスタの分離用ゲート配線と分離用Ｐ型トランジスタの分離用ゲート配線は共にＵ字型にせざるを得ず、論理セルのゲート長方向のサイズが大きくなり、回路面積が大幅に増大してしまう。これに対し、本実施形態の半導体装置では、活性領域２１ａとＮ型基板コンタクト領域２１ｄとの距離、ゲート配線５Ｇ１、５Ｇ２、５Ｇ３、５Ｇ４のゲート突き出し部（活性領域からゲート幅方向に突出した部分）とＮ型基板コンタクト領域２１ｄとの距離を図６に示す従来例よりも大きくする必要があるが、ＳｉＧｅ層から印加される応力によってＰ型ＭＩＳトランジスタの駆動力が向上し、ゲート幅を縮小することができる。このため、本実施形態の半導体装置によれば、従来の半導体装置と比べても論理セルの面積を低減することが可能となる。
なお、ここでは本発明を２入力ＮＡＮＤゲートと２入力ＮＯＲゲートとを含む論理セルに適用した例を説明したが、これ以外の論理ゲートを含む一般的な論理セルに同様の構成を適用しても、半導体装置の性能と信頼性とを併せて向上することができる。論理セルに限らず、Ｐ型ＭＩＳトランジスタとＮ型ＭＩＳトランジスタとで構成された回路に本発明の構成を適用することもできる。
また、実際の半導体集積回路では、複数の論理セルが配置されるため、ゲート長方向の両端に位置する分離用Ｐ型ＭＩＳトランジスタＤＰ２、ＤＰ３は互いに隣接する論理セル間に配置されることになる。この場合、分離用Ｐ型ＭＩＳトランジスタＤＰ２、ＤＰ３のＰ型ソース／ドレイン領域８ａの一方は素子分離領域２と接していてもよいが（図１、図２（ａ）参照）、分離用Ｐ型ＭＩＳトランジスタＤＰ２、ＤＰ３がそれぞれに隣接する論理セルとの間に素子分離領域２を挟まないように配置されていてもよい。
次に、本実施形態の半導体装置の製造方法を図２（ａ）、（ｂ）を参照して簡単に説明する。
まず、公知の技術を用いて半導体基板１の所望の位置に互いに隣接するＮ型ウエル領域３ａおよびＰ型ウエル領域３ｂを形成した後、Ｎ型ウエル領域３ａおよびＰ型ウエル領域３ｂの所望の領域に素子分離領域２、２Ｂを形成する。これにより、素子分離領域２、２Ｂに取り囲まれた活性領域２１ａ、２１ｂ、２１ｃを形成する。次いで、公知の方法で活性領域２１ａおよび活性領域２１ｂ、２１ｃ上にシリコン酸化膜等からなるゲート絶縁膜４を形成した後、ゲート絶縁膜４及び素子分離領域２、２Ｂの上にポリシリコン等からなる各ゲート配線（５Ｇ１〜５Ｇ４、５Ｐ１〜５Ｐ３）を形成する。この際に、分離用Ｐ型ＭＩＳトランジスタの分離用ゲート配線５Ｐ１、５Ｐ２、５Ｐ３の一端は後にＮ型基板コンタクト領域２１ｄが形成される領域上にまで延ばす。次いで、各ゲート配線をマスクとしてイオン注入を行って、活性領域２１ａのうち各ゲート配線の両側方に位置する領域にＰ型エクステンション領域６ａを選択的に形成する一方、活性領域２１ｂ、２１ｃのうち各ゲート配線の両側方に位置する領域にＮ型エクステンション領域６ｂを選択的に形成する。
続いて、各ゲート配線の側面上にＳｉＮ等からなるサイドウォールスペーサ７を形成した後、活性領域２１ｂ、２１ｃを含むＰ型ウエル領域３ｂ上をマスクで覆った状態で、活性領域２１ａのうち各ゲート配線およびサイドウォールスペーサ７の外側方に位置する領域をエッチングして凹部を形成する。ここでは、凹部の深さは約５０〜７０ｎｍとし、サイドウォールスペーサ７の直下部分も２０〜３０ｎｍ程度サイドエッチングする。
次に、活性領域２１ａに形成された凹部内にＰ型のＳｉＧｅ層をエピタキシャル成長させ、凹部内に埋め込まれたＰ型のＳｉＧｅ層を有するＰ型ソース／ドレイン領域８ａを形成する。この際にはモノシラン（SiH4）またはジクロロシラン（SiH2Cl2；DCS)をＳｉプリカーサとし、水素化ゲルマニウム（GeH4）をＧｅプリカーサとするＣＶＤ法などが用いられる。また、Ｐ型ソース／ドレイン領域８ａに含まれるＰ型不純物は各ＳｉＧｅ層の成長時にin-situドーピングされる。
次に、活性領域２１ａを含むＮ型ウエル領域３ａ上をマスクで覆った状態で、活性領域２１ｂ、２１ｃのうち各ゲート配線およびサイドウォールスペーサ７の外側方に位置する領域にＮ型不純物をイオン注入してＮ型ソース／ドレイン領域８ｂを形成する。なお、Ｐ型ソース／ドレイン領域８ａとＮ型ソース／ドレイン領域８ｂとはどちらを先に形成してもよい。
次に、公知の方法でソース／ドレイン上シリサイド層９およびゲート上シリサイド層３０、層間絶縁膜１０、コンタクトプラグ１１、および金属配線１２等を形成することで、本実施形態の半導体装置を作製できる。
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体装置において、２入力ＮＡＮＤゲート（左側）と２入力ＮＯＲゲート（右側）とをＭＩＳトランジスタのゲート長方向（図中の左右方向）に隣接させたレイアウト図である。また、図４（ａ）、（ｂ）は、図３に示すIVa-IVa線、およびIVb-IVb線における第２の実施形態に係る半導体装置の断面図である。本実施形態の半導体装置は、Ｎ型ＭＩＳトランジスタのＮ型ソース／ドレイン領域をＳｉＣ層で構成し、隣接する２つのＮ型ＭＩＳトランジスタ間の電気的分離のためにゲート分離方式を採用したものである。以下の説明において、第１の実施形態と同様の箇所には同一の符号を付し、その説明を省略または簡略化する。
本実施形態の半導体装置において、Ｎ型ウエル領域３ａには、素子分離領域２に囲まれた活性領域３１ａ及び活性領域３１ｂと、活性領域３１ａ、３１ｂから見てゲート幅方向に素子分離領域２を挟んで配置され、基板コンタクトを介して電源線（電源端子）ＶＤＤに接続されたＮ型基板コンタクト領域３１ｄが形成されている。活性領域３１ｂは、活性領域３１ｃから見てゲート長方向に素子分離領域２を挟んで配置されている。ここで、Ｎ型基板コンタクト領域３１ｄは、素子分離領域２に囲まれており、活性領域３１ａ、３１ｂから見てＰ型ウエル領域３ｂとは反対側に配置されている。
Ｐ型ウエル領域３ｂには、素子分離領域２に囲まれた活性領域３１ｃと、活性領域３１ｃから見てゲート幅方向に素子分離領域２を挟んで配置され、基板コンタクトを介して接地線（接地端子）ＶＳＳに接続されたＰ型基板コンタクト領域３１ｅが形成されている。ここで、Ｐ型基板コンタクト領域３１ｅは、素子分離領域２に囲まれており、活性領域３１ｃから見てＮ型ウエル領域３ａとは反対側に配置されている。従って、活性領域３１ａ、３１ｂ及び活性領域３１ｃは、Ｎ型基板コンタクト領域３１ｄとＰ型基板コンタクト領域３１ｅとに挟まれた位置に形成されている。
活性領域３１ａ、３１ｂと活性領域３１ｃとは、Ｎ型ウエル領域３ａとＰ型ウエル領域３ｂとの境界を挟んで配置されており、素子分離領域２によって電気的に分離している。図３及び図４（ａ）、（ｂ）では、素子分離領域２のうち、Ｐ型ＭＩＳトランジスタＭＰ１とＰ型ＭＩＳトランジスタＭＰ４の間に設けられた部分を特に素子分離領域２Ａとして示している。
本実施形態の半導体装置においては、図３及び図４（ａ）、（ｂ）に示すように、ゲート長方向において互いに隣接するＰ型ＭＩＳトランジスタＭＰ１とＰ型ＭＩＳトランジスタＭＰ４との間は素子分離領域２Ａにより電気的に分離され、ゲート長方向において互いに隣接するＮ型ＭＩＳトランジスタＭＮ１とＮ型ＭＩＳトランジスタＭＮ４との間は分離用Ｎ型ＭＩＳトランジスタＤＮ１により電気的に分離されている。さらに、分離用Ｎ型ＭＩＳトランジスタＤＮ２、ＤＮ３がＮ型ＭＩＳトランジスタＭＮ２と素子分離領域２との間、およびＮ型ＭＩＳトランジスタＭＮ３と素子分離領域２との間にそれぞれ設けられている。
また、分離用Ｎ型ＭＩＳトランジスタＤＮ１の分離用ゲート電極を含む分離用ゲート配線５Ｎ１、分離用Ｎ型ＭＩＳトランジスタＤＮ２の分離用ゲート電極を含む分離用ゲート配線５Ｎ２、および分離用Ｎ型ＭＩＳトランジスタＤＮ３の分離用ゲート電極を含む分離用ゲート配線５Ｎ３は、少なくとも活性領域３１ｃを跨いでＰ型基板コンタクト領域３１ｅ上まで棒状に延びており、基板コンタクトを介して接地線ＶＳＳに接続されている。このため、分離用Ｎ型ＭＩＳトランジスタＤＮ１、ＤＮ２、ＤＮ３は半導体装置の動作期間中オフ状態に保たれている。従って、分離用Ｎ型ＭＩＳトランジスタＤＮ１、ＤＮ２、ＤＮ３の各分離用ゲート電極、Ｐ型基板コンタクト領域３１ｅ及びＰ型ウエル領域３ｂは接地線ＶＳＳに接続されて同電位になる。
なお、本実施形態においては、分離用ゲート配線５Ｎ１は活性領域３１ａと活性領域３１ｂとの間に位置する素子分離領域２Ａ上にまで棒状に延びているが、このように分離用ゲート配線５Ｎ１の端部の位置をゲート配線５Ｇ１、５Ｇ２、５Ｇ３、５Ｇ４などと揃えることにより、ゲート配線を形成する際の形状のばらつきを抑えることができる。
また、本実施形態の半導体装置においては、Ｎ型ＭＩＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４のＮ型ソース／ドレイン領域１８ｂは活性領域３１ｃに設けられた凹部内に、エピタキシャル成長により埋め込み形成されたＳｉＣ層で構成されている。これに対し、素子分離領域２、２Ａにより電気的な分離が図られたＰ型ＭＩＳトランジスタのＰ型ソース／ドレイン領域１８ａはシリコンからなる活性領域３１ａ、３１ｂにイオン注入することで形成されている。
以上の構成によれば、論理セルを構成するＮ型ＭＩＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４のＮ型ソース／ドレイン領域１８ｂがゲート長方向において素子分離領域２と接することがなくなるので、Ｎ型ＭＩＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４のＮ型ソース／ドレイン領域１８ｂを構成するＳｉＣ層の形成不良を防ぐことができる。ここで、活性領域２１ｂにおけるゲート長方向の端部に位置する素子分離領域２に接する分離用Ｎ型ＭＩＳトランジスタＤＮ２、ＤＮ３のＮ型ソース／ドレイン領域１８ｂｘではＮ型ソース／ドレイン領域１８ｂｘに比べてＳｉＣ層の上面が凹むという形成不良は起こりえるが、素子分離領域２に接する分離用Ｎ型ＭＩＳトランジスタＤＮ２、ＤＮ３のＮ型ソース／ドレイン領域１８ｂｘには電流が流れないため、リーク電流が発生することはない。従って、本実施形態の半導体装置では、ＳｉＣ層からチャネル領域にゲート長方向の引張り応力を印加してＮ型ＭＩＳトランジスタのチャネル移動度を向上させつつ、Ｎ型ＭＩＳトランジスタにおけるリーク電流の発生を抑えることが可能となる。このため、本実施形態の構成によれば、半導体装置の性能と信頼性とを併せて向上させることができる。
また、本実施形態の半導体装置の構成によれば、Ｎ型ＭＩＳトランジスタ間のみが分離用Ｎ型ＭＩＳトランジスタで電気的に分離されているので、Ｐ型ＭＩＳトランジスタ間とＮ型ＭＩＳトランジスタ間の両方を分離用ＭＩＳトランジスタによって電気的に分離する場合に比べて論理セルの面積を低減することができる。
なお、ここでは本発明を２入力ＮＡＮＤゲートと２入力ＮＯＲゲートとを含む論理セルに適用した例を説明したが、これ以外の論理ゲートを含む一般的な論理セルに同様の構成を適用しても、半導体装置の性能と信頼性とを併せて向上することができる。
また、本実施形態の半導体装置において、分離用Ｎ型ＭＩＳトランジスタＤＮ２、ＤＮ３のＮ型ソース／ドレイン領域１８ｂの一方は素子分離領域２と接していてもよいが（図３、図４（ｂ）参照）、分離用Ｎ型ＭＩＳトランジスタＤＮ２、ＤＮ３がそれぞれに隣接する論理セルとの間に素子分離領域２を挟まないように配置されていてもよい。
本発明の半導体装置は、例えば論理セルを構成するＭＩＳトランジスタの性能向上に寄与し、種々のＬＳＩに利用される。
本発明の第１の実施形態に係る半導体装置において、２入力ＮＡＮＤゲート（左側）と２入力ＮＯＲゲート（右側）とをＭＩＳトランジスタのゲート長方向（図中の左右方向）に隣接させた論理セルを示すレイアウト図である。 （ａ）、（ｂ）は、図１に示すIIa-IIa線、およびIIb-IIb線における第１の実施形態に係る半導体装置の断面図である。 本発明の第２の実施形態に係る半導体装置において、２入力ＮＡＮＤゲート（左側）と２入力ＮＯＲゲート（右側）とをＭＩＳトランジスタのゲート長方向（図中の左右方向）に隣接させた論理セルを示すレイアウト図である。 （ａ）、（ｂ）は、図３に示すIVa-IVa線、およびIVb-IVb線における第２の実施形態に係る半導体装置の断面図である。 （ａ）、（ｂ）は、２入力ＮＡＮＤゲートおよび２入力ＮＯＲゲートの回路構成例を示す図である。 従来の半導体装置において、２入力ＮＡＮＤゲート（左側）と２入力ＮＯＲゲート（右側）とをＭＩＳトランジスタのゲート長方向（図中の左右方向）に隣接させた論理セルを示すレイアウト図である。 （ａ）、（ｂ）は、図６に示すVIIa-VIIa線、およびVIIb-VIIb線における従来の半導体装置の断面図である。
符号の説明
１ 半導体基板
２、２Ａ、２Ｂ 素子分離領域
３ａ Ｎ型ウエル領域
３ｂ Ｐ型ウエル領域
４ ゲート絶縁膜
６ａ Ｐ型エクステンション領域
６ｂ Ｎ型エクステンション領域
７ サイドウォールスペーサ
８ａ、１８ａ Ｐ型ソース／ドレイン領域
８ａｘ Ｐ型ソース／ドレイン領域
８ｂ、１８ｂ Ｎ型ソース／ドレイン領域
１８ｂｘ Ｎ型ソース／ドレイン領域
９ ソース／ドレイン上シリサイド層
１０ 層間絶縁膜
１１ コンタクトプラグ
１２ 金属配線
２１ａ、３１ａ、３１ｂ 活性領域
２１ｂ、２１ｃ、３１ｃ 活性領域
２１ｄ、３１ｄ Ｎ型基板コンタクト領域
２１ｅ、３１ｅ Ｐ型基板コンタクト領域
３０ ゲート上シリサイド層
５Ｇ１、５Ｇ２、５Ｇ３、５Ｇ４ ゲート配線
５Ｎ１、５Ｎ２、５Ｎ３ 分離用ゲート配線
５Ｐ１、５Ｐ２、５Ｐ３ 分離用ゲート配線
ＤＮ１、ＤＮ２、ＤＮ３ 分離用ＭＩＳトランジスタ
ＤＰ１、ＤＰ２、ＤＰ３ 分離用ＭＩＳトランジスタ
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４ Ｎ型ＭＩＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４ Ｐ型ＭＩＳトランジスタ

Claims (14)

  1. 共に半導体基板内に形成され、ゲート幅方向に隣接する第１導電型の第１のウエル領域および第２導電型の第２のウエル領域と、
    前記第１のウエル領域内に形成された素子分離領域に囲まれた前記半導体基板からなる第１の活性領域と、
    前記第２のウエル領域内に形成された前記素子分離領域に囲まれた前記半導体基板からなる第２の活性領域と、
    前記第１の活性領域上に形成された第１のゲート電極と、前記第１の活性領域における前記第１のゲート電極の側方下の領域に設けられた凹部内に埋め込まれた第１のＳｉ混晶層からなる第２導電型の第１のソース／ドレイン領域とを有する第２導電型の第１のＭＩＳトランジスタと、
    前記第２の活性領域上に形成された第２のゲート電極と、前記第２の活性領域における前記第２のゲート電極の側方下の領域に形成された第１導電型の第２のソース／ドレイン領域を有する第１導電型の第２のＭＩＳトランジスタと、
    前記第１の活性領域上に形成され、前記第１のウエル領域と同電位に接続された第１の分離用ゲート電極を有する第２導電型の第１の分離用ＭＩＳトランジスタとを備え、
    前記第２の活性領域には、分離用ＭＩＳトランジスタは形成されておらず、
    前記第１のＭＩＳトランジスタの前記第１のソース／ドレイン領域は、前記第１の活性領域におけるゲート長方向の端部に位置する前記素子分離領域には接していないことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１のＭＩＳトランジスタの前記第１のゲート電極と前記第２のＭＩＳトランジスタの前記第２のゲート電極とを含む第１のゲート配線は、前記第１の活性領域上から前記第２の活性領域上に亘って形成されていることを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１のウエル領域内に、前記第１の活性領域から見てゲート幅方向に前記素子分離領域を挟んで設けられ、前記第２のウエル領域との間で前記第１の活性領域を挟む位置に形成された第１導電型の第１の基板コンタクト領域と、
    前記第２のウエル領域内に、前記第２の活性領域から見てゲート幅方向に前記素子分離領域を挟んで設けられ、前記第１のウエル領域との間で前記第２の活性領域を挟む位置に形成された第２導電型の第２の基板コンタクト領域とをさらに備え、
    前記第１の分離用ＭＩＳトランジスタの第１の分離用ゲート電極を含む第１の分離用ゲート配線は、少なくとも前記第１の活性領域を跨いで前記第１の基板コンタクト領域上にまで延びており、前記第１の基板コンタクト領域と同電位に接続されていることを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１の分離用ゲート配線は、前記第２の活性領域の側方に位置する前記素子分離領域上まで延びていることを特徴とする半導体装置。
  5. 請求項１〜４のうちいずれか１項に記載の半導体装置において、
    前記第１の活性領域における前記第１の分離用ゲート電極の一側方下の領域には、前記第１のＳｉ混晶層が形成されており、
    前記第１の活性領域における前記第１の分離用ゲート電極の他側方下の領域には、前記第１の活性領域に設けられた凹部内に埋め込まれ、前記第１の活性領域におけるゲート長方向の端部に位置する前記素子分離領域に接する第２のＳｉ混晶層が形成されていることを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第２のＳｉ混晶層は、前記第１の混晶層に比べて上面が凹んでいることを特徴とする半導体装置。
  7. 請求項１〜６に記載の半導体装置において、
    前記第１の活性領域上に形成された第３のゲート電極と、前記第１の活性領域における前記第３のゲート電極の側方下の領域に設けられた凹部内に埋め込まれた前記第１のＳｉ混晶層からなる第２導電型の第３のソース／ドレイン領域とを有する第２導電型の第３のＭＩＳトランジスタと、
    前記第１の活性領域における前記第１のソース／ドレイン領域と前記第３のソース／ドレイン領域との間に位置する領域上に形成され、前記第１のウエル領域と同電位に接続された第２の分離用ゲート電極を有する第２導電型の第２の分離用ＭＩＳトランジスタとをさらに備えていることを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第２のウエル領域内に形成された前記素子分離領域に囲まれ、前記第２の活性領域から見てゲート長方向に前記素子分離領域を挟んで設けられた前記半導体基板からなる第３の活性領域と、
    前記第３の活性領域上に形成された第４のゲート電極と、前記第３の活性領域における前記第４のゲート電極の側方下の領域に形成された第１導電型の第４のソース／ドレイン領域を有する第１導電型の第４のＭＩＳトランジスタとをさらに備え、
    前記第２の分離用ゲート電極は、前記第２の活性領域と前記第３の活性領域との間に位置する前記素子分離領域上まで延びていることを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第３のＭＩＳトランジスタの前記第３のゲート電極と前記第４のＭＩＳトランジスタの前記第４のゲート電極とを含む第２のゲート配線は、前記第１の活性領域上から前記第３の活性領域上に亘って形成されていることを特徴とする半導体装置。
  10. 請求項１〜４に記載の半導体装置において、
    前記第１の活性領域上に形成された第３のゲート電極と、前記第１の活性領域における前記第３のゲート電極の側方下の領域に設けられた凹部内に埋め込まれた前記第１のＳｉ混晶層からなる第２導電型の第３のソース／ドレイン領域とを有する第２導電型の第３のＭＩＳトランジスタをさらに備え、
    前記第１の分離用ゲート電極は、前記第１の活性領域における前記第１のソース／ドレイン領域と前記第３のソース／ドレイン領域との間に位置する領域上に形成されていることを特徴とする半導体装置。
  11. 請求項９に記載の半導体装置において、
    前記第２のウエル領域内に形成された前記素子分離領域に囲まれ、前記第２の活性領域から見てゲート長方向に前記素子分離領域を挟んで設けられた前記半導体基板からなる第３の活性領域と、
    前記第３の活性領域上に形成された第４のゲート電極と、前記第３の活性領域における前記第４のゲート電極の側方下の領域に形成された第１導電型の第４のソース／ドレイン領域を有する第１導電型の第４のＭＩＳトランジスタとをさらに備えていることを特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記第３のＭＩＳトランジスタの前記第３のゲート電極と前記第４のＭＩＳトランジスタの前記第４のゲート電極とを含む第２のゲート配線は、前記第１の活性領域上から前記第３の活性領域上に亘って形成されていることを特徴とする半導体装置。
  13. 請求項１〜１２に記載の半導体装置において、
    前記第１のＭＩＳトランジスタはＰチャネル型、前記第２のＭＩＳトランジスタはＮチャネル型であり、
    前記第１の分離用ゲート電極は、電源線に接続されており、
    前記第１のＳｉ混晶層はＳｉＧｅからなることを特徴とする半導体装置。
  14. 請求項１〜１２に記載の半導体装置において、
    前記第１のＭＩＳトランジスタはＮチャネル型、前記第２のＭＩＳトランジスタはＰチャネル型であり、
    前記第１の分離用ゲート電極は、接地線に接続されており、
    前記第１のＳｉ混晶層はＳｉＣからなることを特徴とする半導体装置。
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