JP2009032986A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2009032986A JP2009032986A JP2007196627A JP2007196627A JP2009032986A JP 2009032986 A JP2009032986 A JP 2009032986A JP 2007196627 A JP2007196627 A JP 2007196627A JP 2007196627 A JP2007196627 A JP 2007196627A JP 2009032986 A JP2009032986 A JP 2009032986A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- source
- semiconductor substrate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 134
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 28
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 28
- 238000002955 isolation Methods 0.000 claims description 26
- 125000006850 spacer group Chemical group 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 6
- 239000003870 refractory metal Substances 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 230000002159 abnormal effect Effects 0.000 abstract description 7
- 230000005669 field effect Effects 0.000 abstract 1
- 239000012212 insulator Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 135
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 26
- 229910052710 silicon Inorganic materials 0.000 description 26
- 239000010703 silicon Substances 0.000 description 26
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 21
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229910052759 nickel Inorganic materials 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 5
- 229910021334 nickel silicide Inorganic materials 0.000 description 4
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】 シリサイドの異常成長によるリーク電流の増加を抑制できる半導体装置を提供すること。
【解決手段】 半導体装置は、半導体基板100と、半導体基板100に形成されたMIS型FETであって、半導体基板100上に形成されたゲート絶縁膜106と、ゲート絶縁膜106上に形成されたゲート電極107と、前記MIS型FETのチャネル領域を挟むように形成され、半導体基板100とは格子間隔が異なり、かつ、高さが一定のSiC層103で構成されたソース/ドレイン層と、SiC層103の上面を含む領域上に形成され、かつ、前記チャネル領域には形成されていない金属シリサイド層110とを備えた前記MIS型FETとを具備している。
【選択図】 図2
【解決手段】 半導体装置は、半導体基板100と、半導体基板100に形成されたMIS型FETであって、半導体基板100上に形成されたゲート絶縁膜106と、ゲート絶縁膜106上に形成されたゲート電極107と、前記MIS型FETのチャネル領域を挟むように形成され、半導体基板100とは格子間隔が異なり、かつ、高さが一定のSiC層103で構成されたソース/ドレイン層と、SiC層103の上面を含む領域上に形成され、かつ、前記チャネル領域には形成されていない金属シリサイド層110とを備えた前記MIS型FETとを具備している。
【選択図】 図2
Description
本発明は、半導体基板とは格子間隔が異なる半導体層で構成されたソース/ドレイン層を備えた半導体装置およびその製造方法に関する。
90nm世代以降、チャネルに応力をかけることでトランジスタの性能を向上させる技術が用いられている。例えば、ストレスライナーを用いてnチャネルFET(nFET)の性能を向上させたのを初め、nFETおよびpチャネルFET(pFET)のそれぞれに最適なストレスライナーを用いたDSL(Dual Stress Liner)や、pFETのソース/ドレイン領域をSiGeで埋め込んだ構造(eSiGe(embedded SiGe))などが提案されている(特許文献1)。
最近では、同一基板上のnFETのソース/ドレイン領域に形成した溝をSiC層で埋め込み、pFETのソース/ドレイン領域に形成した溝をSiGe層で埋め込むことが試みられているが、そのプロセスは煩雑である。
上記のSiC層やSiGe層はエピタキシャル成長法により形成されるため、SiC層やSiGe層にはファセットが発生する。その様子を図24および図25に示す。図25は、図24の破線で示された部分を矢印方向から見た断面図である。図24および図25において、400はシリコン基板、401はSiC層またはSiGe層、402はファセット(シリコン基板400の表面に対して一定の角度で傾斜した結晶面)、403はエクステンション、404はゲート絶縁膜、405はゲート電極、406は上部ゲート絶縁膜、407,408はサイドウォール、410はファセット402の端部でのシリコン基板400の表面を示している。
図25に示すように、ファセット402の端部ではシリコン基板400の表面410は露出している。そのため、図26に示すように、シリサイド工程において、金属シリサイド層409がエクステンション403を越えてチャネル領域内に侵入するという、シリサイドの異常成長が発生する。金属シリサイド層409がチャネル領域内に侵入した分だけ、チャネル長は短くなるため、リーク電流が生じやすくなる。
また、図26に示すように、半導体デバイス501内には、通常、複数の素子領域502a−502dがある。素子領域502a−502dには、図27に示すように、それぞれ活性層の幅(チャネル幅)Lの異なるMIS型FETが形成されている。図27において、Gはゲート電極、S/Dはソース/ドレイン層(エピタキシャル層)、SWはサイドウォール、STIは素子分離領域を示している。
幅Lが異なっても、ソース/ドレイン層のエピタキシャル成長条件は通常同じであるため、幅Lが異なる素子領域間では、ファセットの影響で、ソース/ドレイン層(エピタキシャル層)の高さが異なるために、デバイス特性(例えば、駆動能力)のばらつきが大きくなる。
具体的には、上面が一番高いソース/ドレイン層に合わせて、コンタクトホール形成のためのエッチングの条件出しを行うと、上面が一番低いソース/ドレイン層に対しては十分なコンタクトが取れなくなる可能性がある(コンタクト抵抗の増加)。
逆に、上面が一番低いソース/ドレイン層に合わせて、コンタクトホール形成のためのエッチングの条件出しを行うと、上面が一番高いソース/ドレイン層が必要以上にエッチングされる可能性がある(オーバーエッチング)。
これらのコンタクト抵抗の増加やオーバーエッチングは、デバイス特性のばらつきを増大させる原因となる。この問題は、幅Lが異なるソース/ドレイン層毎に、エピタキシャル成長条件を最適化することにより解消可能であるが、これは手間がかかるために現実的な解決策とはいえない。
特開2006−261283号公報
本発明の目的は、シリサイドの異常成長によるリーク電流の増加を抑制できる半導体装置を提供することにある。
また、本発明の目的は、シリサイドの異常成長によるリーク電流の増加を抑制できるとともに、デバイス特性のばらつきの増加を招かずにチャネル幅が異なるMIS型FETを形成することができる半導体装置の製造方法を提供することにある。
本発明に係る半導体装置は、前記半導体基板に形成されたMIS型FETであって、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記MIS型FETのチャネル領域を挟むように形成され、前記半導体基板とは格子間隔が異なり、かつ、高さが一定の半導体層で構成されたソース/ドレイン層と、前記ソース/ドレイン層の上面を含む領域上に形成され、かつ、前記チャネル領域には形成されていない金属シリサイド層とを備えた前記MIS型FETとを具備してなることを特徴とする。
本発明に係る半導体装置の製造方法は、半導体基板と、前記半導体基板に形成されたMIS型FETとを備えた半導体装置の製造方法であって、前記MIS型FETのチャネル領域を挟むように、前記半導体基板の表面に第1および第2の溝を形成する工程と、エピタキシャル成長させた半導体層により前記第1および第2の溝を埋め込む工程であって、前記半導体層の格子間隔は前記半導体基板の格子間隔とは異なり、かつ、前記半導体層のファセットが前記第1および第2の溝の外に形成されるように前記半導体層をエピタキシャル成長させる前記工程と、前記第1および第2の溝の外の前記ファセットを含む前記半導体層を除去するとともに、前記半導体層の表面を平坦化し、前記半導体層で構成されたソース/ドレイン層を形成する工程と、前記半導体基板の表面に素子分離溝を形成する工程であって、前記ソース/ドレイン層が所定寸法になるように、前記ソース/ドレイン層の一部分を過通して前記一部を除去するように前記素子分離溝を形成する前記工程とを含むことを特徴する。
本発明に係る半導体装置の製造方法は、半導体基板と、前記半導体基板に形成されたMIS型FETを備えた半導体装置の製造方法であって、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜および前記半導体基板をエッチングすることにより、前記MIS型FETのチャネル領域を挟むように、前記絶縁膜を貫通する第1および第2の開口部を形成するとともに、前記第1および第2の開口部下の前記半導体基板の表面に第1および第2の溝を形成する工程と、エピタキシャル成長させた半導体層により前記第1および第2の開口部および前記第1および第2の溝を埋め込む工程であって、前記半導体層の格子間隔は前記半導体基板の格子間隔とは異なり、かつ、前記半導体層のファセットが前記第1および第2の開口部および前記第1および第2の溝の外に形成されるように前記半導体層をエピタキシャル成長させる前記工程と、前記第1および第2の開口部および前記第1および第2の溝の外の前記ファッセトを含む前記半導体層を除去するとともに、前記半導体層の表面を平坦化し、前記半導体層で構成されたソース/ドレイン層を形成する工程と、前記半導体基板の表面に素子分離溝を形成する工程であって、前記ソース/ドレイン層が所定寸法になるように、前記ソース/ドレイン層の一部分を過通して前記一部を除去するように前記素子分離溝を形成する前記工程と、前記チャネル領域上の前記絶縁膜を除去して生じた凹部の側壁にスペーサを形成する工程であって、前記側壁が前記半導体層の側面である前記工程と、前記凹部の底面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記スペーサを除去する工程と、前記スペーサを除去して露出した前記半導体基板の表面に不純物を導入し、エクステンションを形成する工程と前記エクステンションを覆うとともに、前記凹部の側壁と前記ゲート電極との側面との間を埋め込むように、前記凹部の前記側壁に絶縁性スペーサを形成する工程と、全面に高融点金属膜を形成し、加熱処理により前記高融点金属膜と前記ソース/ドレイン層とを反応させ、前記ソース/ドレイン層の上面を含む領域上に金属シリサイド層を形成する工程とを含むことを特徴する。
本発明によれば、シリサイドの異常成長によるリーク電流の増加を抑制できる半導体装置を実現できるようになる。
また、本発明によれば、シリサイドの異常成長によるリーク電流の増加を抑制できるとともに、デバイス特性のばらつきの増加を招かずにチャネル幅が異なるMIS型FETを形成することができる半導体装置の製造方法を実現できるようになる。
以下、図面を参照しながら本発明の実施形態を説明する。
図1は、本発明の一実施形態に係る半導体装置を示す平面図である。図2は、図1のA−A’断面図およびB−B’断面図である。本実施形態では、CMOSを構成するnチャネルMIS型FET(nFET)とpチャネルMIS型FET(pFET)を例にあげて説明する。図2において、破線で囲まれた左側の領域はnFET領域、破線で囲まれた右側の領域はpFET領域を示している。
本実施形態のnFETは、シリコン基板100と、シリコン基板100上に形成されたゲート絶縁膜106と、ゲート絶縁膜106上に形成されたゲート電極107と、nFETのチャネル領域を挟むように形成され、シリコン基板100とは格子間隔が異なり、かつ、高さが一定のSiC層(ソース/ドレイン層)103と、SiC層(ソース/ドレイン層)103の上面を含む領域上に形成され、かつ、上記チャネル領域には形成されていないニッケルシリサイド層(金属シリサイド層)110とを備えている。
一方、本実施形態のpFETは、シリコン基板100と、シリコン基板100上に形成されたゲート絶縁膜106と、ゲート絶縁膜106上に形成されたゲート電極107と、pFETのチャネル領域を挟むように形成され、シリコン基板100とは格子間隔が異なり、かつ、高さが一定のSiGe層(ソース/ドレイン層)104と、SiGe層(ソース/ドレイン層)104の上面を含む領域上に形成され、かつ、上記チャネル領域には形成されていないニッケルシリサイド層(金属シリサイド層)110とを備えている。
本実施形態のnFETおよびpFETは、金属シリサイド層110がチャネル領域内に侵入していないので、リーク電流が生じやすくなるという問題はない。
本実施形態のnFETおよびpFETのソース/ドレイン層103,104は高さが一定である。後述するように、ソース/ドレイン層103,104となる半導体層はエピタキシャル成長法により形成するため、この半導体層(エピタキシャル半導体層)にはファセットが生じるが、CMP(Chemical Mechanical Polishing)プロセスにより、上記ファセットを除去して表面を平坦化するため(図4〜図8)、ソース/ドレイン層103,104(エピタキシャル半導体層)の高さは一定となる。そのため、本実施形態の場合、上記リーク電流の原因となる、ファセット端部の基板露出面(Si)からのシリサイドの異常成長によるチャネル長の減少は、シリサイド工程で生じない。
また、本実施形態のnFETおよびpFETは、ソース/ドレイン層103,104の上面がゲート電極107の上面よりも高くなっている。ソース/ドレイン層103,104は、シリコン基板100に形成された溝内に埋め込まれた部分と、該記溝から上に突出した部分とで構成されている。ソース/ドレイン層103,104の側面は、ソース/ドレイン層103,104の上面に対して垂直または略垂直である。
次に、図3−図23を参照しながら、本実施形態の半導体装置の製造方法の一例を説明する。
[図3]
シリコン基板100の表面にpウェル101およびnウェル102を形成し、その後、これらのpウェル101およびnウェル102上に厚さ2nm程度の酸化膜200、厚さ100nm程度のシリコン窒化膜201を順次形成する。
シリコン基板100の表面にpウェル101およびnウェル102を形成し、その後、これらのpウェル101およびnウェル102上に厚さ2nm程度の酸化膜200、厚さ100nm程度のシリコン窒化膜201を順次形成する。
[図4]
フォトレジストパターン202をマスクに用いて、nFET領域のシリコン窒化膜201、酸化膜200およびpウェル101(シリコン基板100)をRIE(Reactive Ion Etching)プロセスによりエッチングすることにより、nFETのチャネル領域を挟むように、シリコン窒化膜201および酸化膜200を貫通する第1および第2の開口部を形成するとともに、これらの第1および第2の開口部下のpウェル101(シリコン基板100)の表面に第1および第2の溝を形成する。
フォトレジストパターン202をマスクに用いて、nFET領域のシリコン窒化膜201、酸化膜200およびpウェル101(シリコン基板100)をRIE(Reactive Ion Etching)プロセスによりエッチングすることにより、nFETのチャネル領域を挟むように、シリコン窒化膜201および酸化膜200を貫通する第1および第2の開口部を形成するとともに、これらの第1および第2の開口部下のpウェル101(シリコン基板100)の表面に第1および第2の溝を形成する。
図4では、上記第1の開口部および第1の溝はまとめて一つの参照符号301で示されている。同様に、上記第2の開口部および第2の溝はまとめて一つの参照符号302で示されている。
[図5]
フォトレジストパターン202を除去した後、エピタキャシャル成長法により、第1の開口部および第1の溝301ならびに第2の開口部および第2の溝302内を埋め込むSiC層103(エピタキシャル半導体層)を形成する。SiC層103は、第1の開口部および第1の溝301ならびに第2の開口部および第2の溝302の上にはみ出して形成され、このはみ出した部分にSiC層103のファセットは形成される。
フォトレジストパターン202を除去した後、エピタキャシャル成長法により、第1の開口部および第1の溝301ならびに第2の開口部および第2の溝302内を埋め込むSiC層103(エピタキシャル半導体層)を形成する。SiC層103は、第1の開口部および第1の溝301ならびに第2の開口部および第2の溝302の上にはみ出して形成され、このはみ出した部分にSiC層103のファセットは形成される。
[図6]
シリコン窒化膜201をストッパに用いて、CMPプロセスにより、第1の開口部および第1の溝301ならびに第2の開口部および第2の溝302の外のファセットが形成されたSiC層103を除去するとともに、nFET領域の表面を平坦化する。その後、SiC層103中にn型不純物を導入する。n型不純物は例えばAsであり、その導入方法は例えばイオン注入法である。このようにしてnFET領域には、n型不純物を含むSiC層103で構成されたソース/ドレイン層が形成される。
シリコン窒化膜201をストッパに用いて、CMPプロセスにより、第1の開口部および第1の溝301ならびに第2の開口部および第2の溝302の外のファセットが形成されたSiC層103を除去するとともに、nFET領域の表面を平坦化する。その後、SiC層103中にn型不純物を導入する。n型不純物は例えばAsであり、その導入方法は例えばイオン注入法である。このようにしてnFET領域には、n型不純物を含むSiC層103で構成されたソース/ドレイン層が形成される。
[図7]
10nm程度のシリコン窒化膜203を全面に形成する。
10nm程度のシリコン窒化膜203を全面に形成する。
[図8]
図4〜図6と同様の手法により、nウェル102の表面にSiGe層104(エピタキシャル半導体層)を埋め込み形成し、SiGe層104中にp型不純物(例えばB)を導入することで、pFETのソース/ドレイン層を形成する。本実施形態の場合、SiGe層104の上面は、シリコン窒化膜203の厚さに相当する分だけ、SiC層103の上面よりも若干高くなる。
図4〜図6と同様の手法により、nウェル102の表面にSiGe層104(エピタキシャル半導体層)を埋め込み形成し、SiGe層104中にp型不純物(例えばB)を導入することで、pFETのソース/ドレイン層を形成する。本実施形態の場合、SiGe層104の上面は、シリコン窒化膜203の厚さに相当する分だけ、SiC層103の上面よりも若干高くなる。
[図9、図10]
シリコン基板100の表面に深さ300nm程度の素子分離溝を形成し、この素子分離溝を素子分離絶縁膜で埋め込むことにより(STIプロセス)、素子分離領域105を形成する。ここでは、上記素子分離絶縁膜として、シリコン酸化膜を用いる。
シリコン基板100の表面に深さ300nm程度の素子分離溝を形成し、この素子分離溝を素子分離絶縁膜で埋め込むことにより(STIプロセス)、素子分離領域105を形成する。ここでは、上記素子分離絶縁膜として、シリコン酸化膜を用いる。
このとき、ソース/ドレイン層(SiC層103、SiGe層104)が所定寸法(設計寸法)になるように、上記素子分離溝は、SiC層103およびSiGe層104の一部を貫通して該一部を除去するように形成される。これにより、以下に述べる効果が得られる。
図27に示したように、半導体デバイス内には、幅Lが異なるFETが存在する。従来技術では、素子分離領域を形成した後、幅Lに対応した寸法を有する溝を基板表面に形成し、該溝をエピタキシャル成長させたソース/ドレイン層(エピタキシャル半導体層)で埋め込む。
このとき、幅Lが異なっても、ソース/ドレイン層のエピタキシャル成長条件は同じであるため、幅Lが異なる素子領域間では、ソース/ドレイン層の高さは異なる。
しかし、本実施形態によれば、幅Lが異なるFETでも、同じエピタキシャル成長条件で同じ寸法のソース/ドレイン層を形成し、その後、ソース/ドレイン層が所定寸法になるように、素子分離領域を形成することにより、幅Lが異なる素子領域間でも、ソース/ドレイン層の高さは同じになる。したがって、本実施形態によれば、幅Lが異なる素子領域間におけるソース/ドレイン層の高さのばらつきに起因する、デバイス特性のばらつきは抑制される。
なお、半導体デバイス内の幅Lが異なるFETは、同時に形成しても構わないし、あるいは、幅Lが異なるFET毎にそれぞれ別に形成しても構わない。
また、従来技術では、基板表面に形成される溝の寸法(開口率)は幅Lによって異なるため、溝内に供給されるGeやCの量は幅Lによって異なる。そのため、同じ機能であってもデバイスサイズ(世代)が異なる製品を製造する場合、デバイスサイズ(世代)毎にエピタキシャル成長条件を最適化する必要がある。
しかし、本実施形態によれば、デバイスサイズ(世代)が異なる製品(例えば、SRAM、ロジックIC)を製造する場合でも、同じエピタキシャル成長条件により、同じ寸法(開口率)の溝内にソース/ドレイン層を形成し、その後、ソース/ドレイン層が所定寸法になるように、素子分離領域を形成することにより、幅Lが異なる製品間でも、溝内に供給されるGeやCの量を同じにできる。したがって、本実施形態によれば、デバイスサイズ(世代)が異なる製品を製造する場合に、デバイスサイズ(世代)毎にエピタキシャル成長条件を最適化する必要がなくなり、製品毎の条件出しが不要となる。
[図11]
図示しないレジストパターンをマスクに用いて、nFETとpFETとの間の素子分離領域105(105a)の素子分離絶縁膜をRIEプロセスにより選択的にエッチングすることにより、素子分離領域105aの高さをその周りの素子分離領域105よりも100nm低くする。これにより、後に行われるゲート電極の形成工程において、nFET領域とpMOS領域との間を導通するゲート電極を自己整合的に形成することができる。
図示しないレジストパターンをマスクに用いて、nFETとpFETとの間の素子分離領域105(105a)の素子分離絶縁膜をRIEプロセスにより選択的にエッチングすることにより、素子分離領域105aの高さをその周りの素子分離領域105よりも100nm低くする。これにより、後に行われるゲート電極の形成工程において、nFET領域とpMOS領域との間を導通するゲート電極を自己整合的に形成することができる。
[図12]
ウエットエッチングにより、シリコン窒化膜201,203を選択的に除去する。エッチング液としては、例えば、熱リン酸液を用いる。シリコン窒化膜201が除去されることにより、nFET領域およびpFET領域のゲート形成領域にはそれぞれ凹部(溝)303が形成される。
ウエットエッチングにより、シリコン窒化膜201,203を選択的に除去する。エッチング液としては、例えば、熱リン酸液を用いる。シリコン窒化膜201が除去されることにより、nFET領域およびpFET領域のゲート形成領域にはそれぞれ凹部(溝)303が形成される。
[図13、図14]
ウエットエッチングにより、素子分離領域(シリコン酸化膜)105,105aの上面を下げ、シリコン基板100(pウェル101、ウェル102)の上部側面304を露出させる。これにより、ゲート電極の形成工程において、露出した上部側面304上にもゲート電極を形成することができ、駆動能力のアップ等の効果が得られる。上記ウエットエッチングにより、酸化膜200も除去される。
ウエットエッチングにより、素子分離領域(シリコン酸化膜)105,105aの上面を下げ、シリコン基板100(pウェル101、ウェル102)の上部側面304を露出させる。これにより、ゲート電極の形成工程において、露出した上部側面304上にもゲート電極を形成することができ、駆動能力のアップ等の効果が得られる。上記ウエットエッチングにより、酸化膜200も除去される。
[図15]
凹部303の底面、つまり、シリコン基板100の表面(チャネル領域)上に、シリコン酸化膜204を熱酸化により形成する。この場合、シリコン酸化膜204は、SiC層103およびSiGe層104の露出表面(上面、側面)にも形成される。
凹部303の底面、つまり、シリコン基板100の表面(チャネル領域)上に、シリコン酸化膜204を熱酸化により形成する。この場合、シリコン酸化膜204は、SiC層103およびSiGe層104の露出表面(上面、側面)にも形成される。
[図16、図17]
スペーサ205となるシリコン窒化膜を全面に堆積し、続いて、このシリコン窒化膜をRIEプロセスによりエッチングすることにより、SiC層103およびSiGe層104の側壁にスペーサ205を形成する。
スペーサ205となるシリコン窒化膜を全面に堆積し、続いて、このシリコン窒化膜をRIEプロセスによりエッチングすることにより、SiC層103およびSiGe層104の側壁にスペーサ205を形成する。
上記RIEプロセスの際、シリコン基板100の表面はシリコン酸化膜204で覆われているので、シリコン基板100の表面はエッチングダメージを受けない。
[図18]
ウエットエッチングにより、露出しているシリコン酸化膜204を選択的に除去し、その後、シリコン基板100の表面上にゲート絶縁膜106を形成する。ここでは、ゲート絶縁膜106は熱酸化膜であり、この熱酸化膜はSiC層103およびSiGe層104の露出表面にも形成される。
ウエットエッチングにより、露出しているシリコン酸化膜204を選択的に除去し、その後、シリコン基板100の表面上にゲート絶縁膜106を形成する。ここでは、ゲート絶縁膜106は熱酸化膜であり、この熱酸化膜はSiC層103およびSiGe層104の露出表面にも形成される。
[図19]
ゲート電極形状に加工される多結晶シリコン膜107を全面に堆積する。
ゲート電極形状に加工される多結晶シリコン膜107を全面に堆積する。
[図20、図21]
多結晶シリコン膜107をRIEプロセスによりエッチバックすることにより、凹部303内のゲート絶縁膜106上に、多結晶シリコン膜107で構成されたゲート電極を形成する。
多結晶シリコン膜107をRIEプロセスによりエッチバックすることにより、凹部303内のゲート絶縁膜106上に、多結晶シリコン膜107で構成されたゲート電極を形成する。
このとき、周囲よりも高さが低い素子分離領域105a内は多結晶シリコン膜107で埋め込まれる。この素子分離領域105a内の多結晶シリコン膜107によって、nFET領域のゲート電極とpFET領域のゲート電極とは繋げられる。したがって、本実施形態によれば、nFET領域とpMOS領域との間を導通するゲート電極(多結晶シリコン膜)107を自己整合的に形成することができ、プロセスの簡略化を図れるようになる。
[図22]
ウエットエッチングによりスペーサ205、シリコン酸化膜204を順次除去する。イオン注入およびアニールを行って、エクステンション108を形成する。
ウエットエッチングによりスペーサ205、シリコン酸化膜204を順次除去する。イオン注入およびアニールを行って、エクステンション108を形成する。
なお、スペーサ205を除去した後、シリコン酸化膜204を除去せずに、イオン注入およびアニールを行ってエクステンション108を形成しても構わない。この場合、シリコン酸化膜204の除去は、エクステンション108の形成後に行う。
[図23]
スペーサ205の形成工程と同様に、シリコン窒化膜の堆積およびシリコン窒化膜のエッチングにより、スペーサ(ゲート側壁絶縁膜)109を形成する。スペーサ109は、エクステンション108の表面を覆い、さらに、SiC層103とゲート電極107との間の領域、および、SiGe層104とゲート電極107との間の領域を埋める。これにより、シリコン基板100の露出面はなくなる。
スペーサ205の形成工程と同様に、シリコン窒化膜の堆積およびシリコン窒化膜のエッチングにより、スペーサ(ゲート側壁絶縁膜)109を形成する。スペーサ109は、エクステンション108の表面を覆い、さらに、SiC層103とゲート電極107との間の領域、および、SiGe層104とゲート電極107との間の領域を埋める。これにより、シリコン基板100の露出面はなくなる。
その後、ニッケル膜を全面に堆積し、加熱処理(シリサイド反応)により、ニッケル膜とゲート電極(多結晶シリコン膜)107、ニッケル膜とSiC層103、ニッケル膜とSiGe層104をそれぞれ反応させ、ニッケルシリサイド層110を形成することで、図1、図2に示した半導体装置が得られる。
ここで、上記ニッケル膜は、ファセットがなく、表面が平坦なSiC層103およびSiGe層104上に堆積される。また、上記ニッケル膜を堆積する際には、シリコン基板100の露出面はなく、また、ファセットもない。そのため、シリサイドがシリコン基板100へ異常成長し、リーク電流が増加するという問題はない。
なお、ニッケルシリサイド層110以外の金属シリサイド層(例えば、タングステンシリサイド層、コバルトシリサイド層、白金シリサイド層など)を形成しても構わない。
また、本実施形態では、ゲート電極として多結晶シリコン膜を用いているため、ゲート電極上にも金属シリサイド層が形成されたが、ゲート電極として金属膜(メタルゲート)を用いた場合には、ゲート電極上には金属シリサイド層は形成されない。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
100…シリコン基板、101…pウェル、102…nウェル、103…ソース/ドレイン層(SiC層、半導体層)、104…ソース/ドレイン層(SiGe層、半導体層)、105,105a…素子分離領域、106…ゲート絶縁膜、107…ゲート電極、108…エクステンション、109…スペーサ、110…金属シリサイド層、110…ニッケルシリサイド層、200…酸化膜、201…シリコン窒化膜、202…フォトレジストパターン、203…シリコン窒化膜、204…シリコン酸化膜、205…スペーサ、301,302…開口部および溝,303…凹部、304…シリコン基板の上部側壁、400…シリコン基板、401…SiC層またはSiGe層、402…ファセット、403…エクステンション、404…ゲート酸化膜、405…ゲート電極、406…上部ゲート絶縁膜、407,408…サイドウォール、409…金属シリサイド層、501…半導体デバイス、502a−502d…素子領域。
Claims (5)
- 半導体基板と、
前記半導体基板に形成されたMIS型FETであって、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記MIS型FETのチャネル領域を挟むように形成され、前記半導体基板とは格子間隔が異なり、かつ、高さが一定の半導体層で構成されたソース/ドレイン層と、前記ソース/ドレイン層の上面を含む領域上に形成され、かつ、前記チャネル領域には形成されていない金属シリサイド層とを備えた前記MIS型FETと
を具備してなることを特徴とする半導体装置。 - 前記ソース/ドレイン層の上面は前記ゲート電極の上面よりも高いことを特徴とする請求項1に記載の半導体装置。
- 前記ソース/ドレイン層は、前記半導体基板の表面に形成された溝内に埋め込まれた部分と、前記溝から上に突出した部分とで構成されていることを特徴とする請求項1または2に記載の半導体装置。
- 半導体基板と、前記半導体基板に形成されたMIS型FETとを備えた半導体装置の製造方法であって、
前記MIS型FETのチャネル領域を挟むように、前記半導体基板の表面に第1および第2の溝を形成する工程と、
エピタキシャル成長させた半導体層により前記第1および第2の溝を埋め込む工程であって、前記半導体層の格子間隔は前記半導体基板の格子間隔とは異なり、かつ、前記半導体層のファセットが前記第1および第2の溝の外に形成されるように前記半導体層をエピタキシャル成長させる前記工程と、
前記第1および第2の溝の外の前記ファセットを含む前記半導体層を除去するとともに、前記半導体層の表面を平坦化し、前記半導体層で構成されたソース/ドレイン層を形成する工程と、
前記半導体基板の表面に素子分離溝を形成する工程であって、前記ソース/ドレイン層が所定寸法になるように、前記ソース/ドレイン層の一部分を過通して前記一部を除去するように前記素子分離溝を形成する前記工程と
を含むことを特徴する半導体装置の製造方法。 - 半導体基板と、前記半導体基板に形成されたMIS型FETを備えた半導体装置の製造方法であって、
前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜および前記半導体基板をエッチングすることにより、前記MIS型FETのチャネル領域を挟むように、前記絶縁膜を貫通する第1および第2の開口部を形成するとともに、前記第1および第2の開口部下の前記半導体基板の表面に第1および第2の溝を形成する工程と、
エピタキシャル成長させた半導体層により前記第1および第2の開口部および前記第1および第2の溝を埋め込む工程であって、前記半導体層の格子間隔は前記半導体基板の格子間隔とは異なり、かつ、前記半導体層のファセットが前記第1および第2の開口部および前記第1および第2の溝の外に形成されるように前記半導体層をエピタキシャル成長させる前記工程と、
前記第1および第2の開口部および前記第1および第2の溝の外の前記ファセットを含む前記半導体層を除去するとともに、前記半導体層の表面を平坦化し、前記半導体層で構成されたソース/ドレイン層を形成する工程と、
前記半導体基板の表面に素子分離溝を形成する工程であって、前記ソース/ドレイン層が所定寸法になるように、前記ソース/ドレイン層の一部分を過通して前記一部を除去するように前記素子分離溝を形成する前記工程と、
前記チャネル領域上の前記絶縁膜を除去して生じた凹部の側壁にスペーサを形成する工程であって、前記側壁が前記半導体層の側面である前記工程と、
前記凹部の底面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記スペーサを除去する工程と、
前記スペーサを除去して露出した前記半導体基板の表面に不純物を導入し、エクステンションを形成する工程と
前記エクステンションを覆うとともに、前記凹部の側壁と前記ゲート電極との側面との間を埋め込むように、前記凹部の前記側壁に絶縁性スペーサを形成する工程と、
全面に高融点金属膜を形成し、加熱処理により前記高融点金属膜と前記ソース/ドレイン層とを反応させ、前記ソース/ドレイン層の上面を含む領域上に金属シリサイド層を形成する工程と
を含むことを特徴する半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007196627A JP2009032986A (ja) | 2007-07-27 | 2007-07-27 | 半導体装置およびその製造方法 |
US12/179,384 US20090032843A1 (en) | 2007-07-27 | 2008-07-24 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007196627A JP2009032986A (ja) | 2007-07-27 | 2007-07-27 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009032986A true JP2009032986A (ja) | 2009-02-12 |
Family
ID=40337294
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007196627A Abandoned JP2009032986A (ja) | 2007-07-27 | 2007-07-27 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20090032843A1 (ja) |
JP (1) | JP2009032986A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015103555A (ja) * | 2013-11-21 | 2015-06-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP2018037692A (ja) * | 2017-12-07 | 2018-03-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103456632B (zh) * | 2012-05-30 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | Mos管及其形成方法 |
CN103456630B (zh) * | 2012-05-30 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | Mos管及其形成方法 |
CN103035488A (zh) * | 2012-11-07 | 2013-04-10 | 上海华虹Nec电子有限公司 | 沟槽形半导体结构的形成方法 |
CN105097521B (zh) * | 2014-05-04 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6258677B1 (en) * | 1999-10-01 | 2001-07-10 | Chartered Seminconductor Manufacturing Ltd. | Method of fabricating wedge isolation transistors |
US7176109B2 (en) * | 2001-03-23 | 2007-02-13 | Micron Technology, Inc. | Method for forming raised structures by controlled selective epitaxial growth of facet using spacer |
AU2003247513A1 (en) * | 2002-06-10 | 2003-12-22 | Amberwave Systems Corporation | Growing source and drain elements by selecive epitaxy |
US7566605B2 (en) * | 2006-03-31 | 2009-07-28 | Intel Corporation | Epitaxial silicon germanium for reduced contact resistance in field-effect transistors |
-
2007
- 2007-07-27 JP JP2007196627A patent/JP2009032986A/ja not_active Abandoned
-
2008
- 2008-07-24 US US12/179,384 patent/US20090032843A1/en not_active Abandoned
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015103555A (ja) * | 2013-11-21 | 2015-06-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP2018037692A (ja) * | 2017-12-07 | 2018-03-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US20090032843A1 (en) | 2009-02-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101718216B1 (ko) | 적층형 게이트 올 어라운드 finfet 및 그 형성 방법 | |
JP5326274B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5114919B2 (ja) | 半導体装置とその製造方法 | |
US7892931B2 (en) | Use of a single mask during the formation of a transistor's drain extension and recessed strained epi regions | |
JP4561419B2 (ja) | 半導体装置の製造方法 | |
US7514309B2 (en) | Methods to selectively protect NMOS regions, PMOS regions, and gate layers during EPI process | |
JP4967313B2 (ja) | 半導体装置の製造方法 | |
US20090095992A1 (en) | Semiconductor device including mos field effect transistor and method for manufacturing the semiconductor device | |
US20090242995A1 (en) | Semiconductor device and method for fabricating the same | |
JP2008282901A (ja) | 半導体装置および半導体装置の製造方法 | |
US20090085123A1 (en) | Semiconductor device and method for fabricating the same | |
WO2005106949A1 (ja) | 半導体の製造方法及び半導体装置 | |
JP5938272B2 (ja) | トランジスタ及びその製造方法 | |
JPWO2006068027A1 (ja) | 半導体装置およびその製造方法 | |
JP2006100600A (ja) | 半導体装置およびその製造方法 | |
JP2009032986A (ja) | 半導体装置およびその製造方法 | |
JP5055846B2 (ja) | 半導体装置およびその製造方法 | |
JP2007324391A (ja) | 半導体装置及びその製造方法 | |
JP2006173491A (ja) | 半導体装置およびその製造方法 | |
JP4997752B2 (ja) | 半導体装置の製造方法 | |
JP2007317796A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2008263114A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2009111046A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2008066548A (ja) | 半導体装置および半導体装置の製造方法 | |
JP5099087B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090806 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20110627 |