JP2006173491A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Abstract

【課題】 ボイドなどの欠陥を少なくとも表面部分には含まないアスペクト比の大きな素子分離絶縁膜を有するＳＴＩ型素子分離構造を提供する。
【解決手段】 半導体基板中にマスクパターンを介して素子分離溝を形成し、さらに前記素子分離溝を絶縁膜で埋め込んだ後、化学機械研磨して余計な絶縁膜を除去する。さらにマスクパターンを除去し、半導体基板表面から突出する素子分離絶縁膜の周囲に、半導体基板表面から半導体層をエピタキシャルに再成長させる。
【選択図】 図３

Description

本発明は一般に半導体装置に係り、特にＳＴＩ型の素子分離構造を有する半導体装置の製造方法、およびかかる製造方法により製造された半導体装置に関する。
基板上に複数の半導体装置を集積化した半導体集積回路装置においては、個々の半導体装置を電気的に分離するのに素子分離構造が使われる。
従来は、このような素子分離構造として、いわゆるＬＯＣＯＳ酸化膜が使われていたが、最近の集積密度の大きな半導体集積回路装置では、かかるＬＯＣＯＳ酸化膜は基板上において大きな面積を占有するため、その代わりに素子領域を囲むように基板中に形成された素子分離溝と、かかる素子分離溝を充填する素子分離絶縁膜よりなる、いわゆるＳＴＩ（shallow trench isolation）型の素子分離構造が使われている。
特開平９−２５２０４９号公報
このようなＳＴＩ型の素子分離構造を使った最近の超微細化半導体集積回路装置においても、微細化の要求は引き続き課せられており、素子分離溝の幅を狭めることが要求されている。
一方、このように素子分離溝の幅を狭めた場合、素子分離に必要な耐圧特性を得ようとすると、素子分離溝の深さを増大させる必要がある。
例えば、最近のゲート長が６０ｎｍあるいはそれ以下の超微細化半導体装置の場合、素子分離溝の幅は０．１μｍ以下であることが要求され、これに対応して素子分離溝の深さは２５０〜３００ｎｍにもなっている。
しかし、このような幅が狭く深さの大きな、すなわち大きなアスペクト比を有する素子分離溝においては、これを絶縁膜で充填するのが困難になり、素子分離溝を充填する素子分離絶縁膜中に埋め込み不良による欠陥が生じやすくなる。
図１（Ａ）〜（Ｃ）は、このような従来のＳＴＩ型素子分離構造の形成工程を示す図である。
図１（Ａ）を参照するに、シリコン基板１１上にはＳｉＯ2膜（熱酸化膜）１２を介してＳｉＮマスク膜１３が形成されており、図１（Ａ）の状態では、前記シリコン基板１１中に、前記ＳｉＮマスク膜１３をマスクとしたドライエッチングにより、素子分離溝１１Ａが形成されている。
次に図１（Ｂ）の工程において、前記ＳｉＮマスク膜１３上に前記素子分離溝１１Ａを充填するように、ＳｉＯ2膜を高密度ＣＶＤ法により堆積し、素子分離絶縁膜１５を形成する。その際、前記素子分離溝１１Ａ中におけるＳｉＯ2膜１５の堆積は、前記溝１１Ａの側壁面および底面から同時に生じるため、膜１５中にボイド１５Ｘが形成されることがある。このようなボイド１５Ｘは、図１（Ａ）の溝１１Ａの最上部を除く、様々な箇所に形成される可能性がある。
図１（Ｃ）は、さらに前記図１（Ｂ）の構造において、前記ＳｉＯ2膜１５のうち、前記ＳｉＮマスク膜１３上の部分をＣＭＰ法で除去し、さらに前記ＳｉＮマスク膜１３を熱燐酸処理により除去し、さらに前記熱酸化膜１２をＨＦ処理により除去し、さらに前記シリコン基板１１上に突出する素子分離絶縁膜１５に対し引き続きＨＦによるエッチング処理を行い、平坦化した状態を示す。
図１（Ｃ）に示されるように、前記ボイド１５Ｘが素子分離絶縁膜１５中に存在する場合、先に説明したボイド生成機構からもわかるようにボイド１５Ｘの生成位置を制御するのは一般に困難で、図１（Ｃ）のようにＳｉＮマスク膜１３および熱酸化膜１２を除去し、さらに平坦化を行った状態では、前記ボイド１５Ｘが素子分離絶縁膜１５の表面に露出することがある。
このようにボイド１５Ｘなどの欠陥が素子分離絶縁膜１５Ｘの表面に露出している場合、かかる欠陥はその後の基板処理プロセスにおいて様々な不純物を捕獲し、半導体装置の不良、あるいは歩留まりの低下を誘起するおそれがある。
またこのようなボイドが形成されないようにするためには、従来前記素子分離溝１１Ａの深さを減少させ、したがって素子分離溝１１Ａのアスペクト比を抑制する必要があった。しかし、このように浅い素子分離溝を使った場合、特に集積密度の高い半導体集積回路装置において十分な素子分離を実現するのが困難であった。
本発明は一の側面において、基板と、前記基板中に素子領域を画成するように形成された素子分離構造と、前記素子領域中に形成された半導体素子とよりなる半導体装置において、前記素子分離構造は、前記基板中に前記素子領域を画成するように形成された素子分離溝と、前記素子分離溝を充填する素子分離絶縁膜とよりなり、前記素子分離絶縁膜は下部と上部とよりなり、前記下部と前記上部との間には段差部が存在することを特徴とする半導体装置を提供する。
本発明は他の側面において、半導体基板上に、開口部を有する第１の絶縁膜よりなるマスクパターンを形成し、前記マスクパターンをマスクに、前記半導体基板中に素子分離溝を、前記開口部に対応して形成する工程と、前記マスクパターン上に第２の絶縁膜を、前記素子分離溝を充填するように堆積する工程と、前記第２の絶縁膜を、前記第１の絶縁膜が露出するまで化学機械研磨工程により除去し、前記素子分離絶縁膜中に残留した前記第２の絶縁膜により、素子分離絶縁膜を形成する工程と、前記マスクパターンを除去し、前記半導体基板表面を露出する工程と、前記露出した半導体基板表面から、半導体層をエピタキシャル成長させる工程とを含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、半導体基板上に素子分離溝を、ハードマスクパターンをマスクに形成した後、素子分離絶縁膜を、素子分離溝を充填するように堆積し、ハードマスクパターン上の素子分離溝を化学機械研磨工程により除去した後、前記ハードマスクパターンを除去して半導体基板表面を露出させ、前記素子分離絶縁膜を前記半導体基板上に突出させる。本発明ではさらに、このような上方に突出した素子分離絶縁膜を平坦化することなく、前記露出した半導体基板表面から半導体層をエピタキシャルに再成長させる。これにより、本発明では前記半導体基板上に形成される半導体素子の活性領域を、前記突出した素子分離絶縁膜の上部近傍、すなわち前記欠陥１５Ｘが含まれる可能性の少ない領域の近傍に形成することができ、実効的な素子分離溝の深さを増大させることができると同時に、半導体装置の製造歩留まりを大きく向上させることができる。
また本発明によれば、ボイドなどの欠陥を生じることなく、深い素子分離溝を素子分離絶縁膜で充填し、素子分離構造の特性を向上させることが可能になる。
［第１実施例］
図２（Ａ）〜（Ｄ）は、本発明の第１実施例による素子分離構造の形成工程を示す。
図２（Ａ）を参照するに、シリコン基板２１上には熱酸化膜２２が典型的には１０ｎｍの膜厚で形成されており、前記熱酸化膜２２上には窒化膜２３がＣＶＤ法により、１００〜１５０ｎｍの膜厚で形成されている。
次に図２（Ｂ）の工程において前記窒化膜２３は図示しないレジストパターンを使ったフォトリソグラフィ工程によりパターニングされ、形成しようとする素子分離溝に対応した開口部が形成される。さらにこのようにしてパターニングされた窒化膜２３をハードマスクに、前記熱酸化膜２２およびその下のシリコン基板２１をパターニングすることにより、前記シリコン基板２１中には素子分離溝２１Ａが１００〜１４０ｎｍの幅で、また前記シリコン基板２１の表面から測って２６０〜３６０ｎｍの深さで形成される。
さらに前記図２（Ｂ）の工程では、このようにして形成された素子分離溝２１Ａの表面に熱酸化処理により熱酸化ライナー膜２１ａが、１０ｎｍ程度の膜厚に形成されている。
次に図２（Ｃ）の工程で、前記図１（Ｂ）の構造上に高密度プラズマＣＶＤ法により、酸化膜２４を、前記酸化膜２４が前記素子分離溝２１Ａを充填するように堆積され、さらに図２（Ｄ）の工程で、前記酸化膜２４のうち、前記窒化膜２３上に堆積している部分が、化学機械研磨により除去される。これにより、前記素子分離溝２１Ａ中には、前記酸化膜２４により、素子分離絶縁膜２４Ａが形成される。
次に図３（Ｅ）の工程で前記窒化膜２３が熱燐酸処理により除去され、さらに図３（Ｆ）の工程において前記シリコン基板２１上の熱酸化膜２２がＨＦ処理により除去される。図３（Ｅ）の例では、かかるＨＦ処理の結果、前記素子分離絶縁膜２４Ａのうち、前記シリコン基板２１の表面上に突出する突出部が、前記熱酸化膜２２の膜厚に相当する分（約１０ｎｍ）だけ部分的にエッチングされ、その結果、前記素子分離絶縁膜２４Ａには、前記シリコン基板２１の表面に対応して段差部が形成されている。図３（Ｆ）の状態では、前記熱酸化膜２２のエッチング除去の結果、前記シリコン基板２１の表面が露出している。
さらに図３（Ｇ）の工程において、本実施例では前記図３（Ｆ）の露出したシリコン基板表面上に、シリコン層のエピタキシャル再成長を行い、シリコン層２７を、前記素子分離絶縁膜２４Ａの突出部が露出するように、２０〜５０ｎｍの膜厚で形成する。
このようなシリコン層２７の再成長は、例えば５．３２ｋＰａ（４０Ｔｏｒｒ）の圧力下、７００℃の基板温度でＳｉＨ2Ｃｌ2ガスおよびＨＣｌガスを、それぞれ８０ＳＣＣＭおよび１０ＳＣＣＭの流量で供給することにより形成することができる。なお本実施例では、かかるシリコン層２７の再成長に先立って、図３（Ｆ）の構造を９００℃の温度で１分間ベーク処理している。
図４は、このようにして得られた素子分離構造の断面ＳＥＭ写真を示す。
図４を参照するに、素子分離絶縁膜（ＳＴＩ）が素子分離溝を、欠陥を生じることなく充填しており、またシリコン層の再成長界面となったシリコン基板の表面に対応して、素子分離絶縁膜中に段差が生じているのがわかる。一方、シリコン基板とその上に再成長したシリコンエピタキシャル層との間の界面は観察されず、前記エピタキシャル層の再成長は、図４の電子顕微鏡観察では、前記素子分離絶縁膜中の段差により示されるに過ぎない。
このように、本実施例によれば、図２（Ｃ）の工程において素子分離溝２１Ａを充填するＣＶＤ酸化膜２４中にボイドなどの欠陥が生じないように、図２（Ｂ）の工程において素子分離溝２１Ａのアスペクト比を抑制した場合でも、図３（Ｇ）の工程において前記シリコン層２７を再成長することにより、前記素子分離絶縁膜２４Ａのうち、図２（Ｄ）において前記窒化膜２３中の素子分離溝２１Ａを充填する部分が有効な素子分離絶縁膜として使われ、高い集積密度を有する半導体集積回路装置においても、効果的な素子分離を実現することができる。
また、図２（Ｂ）の工程で形成される素子分離溝２１Ａのアスペクト比が大きく、このため図２（Ｃ）の工程で素子分離溝２１Ａを充填するＣＶＤ酸化膜２４中にボイドが発生するような場合でも、ボイドは前記窒化膜２３中の素子分離溝２１Ａを充填する部分には発生する可能性が低く、このため前記素子分離絶縁膜２４Ａのうち、図３（Ｇ）の工程においてシリコン層２７から露出している部分において先に図１（Ｃ）で説明したようにボイドが露出する恐れは少ない。
このため、本発明によれば高い集積密度を有する超微細化半導体集積回路装置の製造歩留まりを向上させることができる。
なお本実施例においては、図３（Ｇ）の工程において、前記エピタキシャル層２７として、シリコン層の代わりにＳｉＧｅ混晶層あるいはＳｉＧｅＣ混晶層を形成することもできる。その場合には、シリコン基板２１とエピタキシャル層２７との界面は、組成変化により検出することが可能である。

［第２実施例］
図５（Ａ）〜図６（Ｃ）は、図３（Ｇ）の素子分離構造を使ったＣＭＯＳ半導体集積回路装置の製造方法を示す。ただし先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図５（Ａ）を参照するに、シリコン基板２１中には、先に図２（Ａ）〜３（Ｇ）で説明した工程により素子分離絶縁膜２４ＡよりなるＳＴＩ型素子分離構造が形成され、その結果、前記シリコン基板２１中には、ｐチャネルＭＯＳトランジスタの素子領域２１ＰとｎチャネルＭＯＳトランジスタの素子領域２１Ｎとが、前記素子分離構造により画成されている。また前記シリコン基板２１上には、シリコンエピタキシャル層２７が形成されている。ただし先の図４の写真からもわかるように、シリコン基板２１とシリコンエピタキシャル層２７との間に界面が観察されるわけではない。
図５（Ａ）の工程では、前記素子領域２１Ｐおよび素子領域２１Ｎを構成するシリコンエピタキシャル層２７の表面に、厚さが約１０ｎｍの熱酸化膜２８が犠牲酸化膜として形成され、前記犠牲酸化膜を介して前記素子領域２１Ｐにはｎ型不純物元素が、また前記素子領域２１Ｎにはｐ型不純物元素がそれぞれ、別々にイオン注入され、活性化熱処理の後、前記シリコン基板２１中には前記素子領域２１Ｐに対応してｎ型ウェルが、また前記素子領域２１Ｎに対応してｐ型ウェルが形成される。
さらに図５（Ｂ）の工程で前記犠牲酸化膜２８はウェットエッチング処理により除去され、さらに熱酸化により高品質な熱酸化膜３１が、前記ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート絶縁膜として、典型的には２ｎｍ程度の厚さに形成される。
さらに図５（Ｂ）の構造では、前記素子領域２１Ｐおよび２１Ｎにおいてゲート絶縁膜３１上にポリシリコンパターン３２Ｐおよび３２Ｎが、それぞれ前記ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート電極として形成され、また前記シリコンエピタキシャル層２７においては前記素子領域２１Ｐ中、ゲート電極３２Ｐの直下にｎ型ポケット注入領域３３Ｎが、前記ゲート電極３２Ｐをマスクとしたｎ型不純物元素の斜めイオン注入により形成されている。同様に前記シリコンエピタキシャル層２７のうち前記素子領域２１中には、前記ゲート電極３２Ｎの直下にｐ型ポケット注入領域３３Ｐが、ｐ型不純物元素の斜めイオン注入により形成されている。
さらに前記素子領域２１Ｐにおいては前記シリコンエピタキシャル層２７中、前記ゲート電極３２Ｐの左右にｐ型不純物元素により、ソースエクステンション領域３４ｓＰおよびドレインエクステンション領域３２ｄＰが形成されている。また前記素子領域２１Ｎにおいては前記シリコンエピタキシャル層２７中、前記ゲート電極３２Ｎの左右にｎ型不純物元素により、ソースエクステンション領域２４ｓＮおよびドレインエクステンション領域３２ｄＮが形成されている。
さらに図６（Ｃ）の工程において前記ゲート電極３２Pおよび３２Nの両側壁面上に側壁絶縁膜３２Pwおよび３２Nwがそれぞれ形成され、さらに前記素子領域２１Ｎをレジストマスク（図示せず）で覆い、前記ゲート電極３２Pおよび側壁絶縁膜３２Pwをマスクにｐ型不純物元素を前記素子領域２１Pにイオン注入し、前記ｐチャネルＭＯＳトランジスタのソース領域３２ＳPおよびドレイン領域３２ＤＰを形成する。また前記素子領域２１Ｐをレジストマスク（図示せず）で覆い、前記ゲート電極３２Ｎおよび側壁絶縁膜３２Ｎwをマスクにｎ型不純物元素を前記素子領域２１Ｎにイオン注入し、前記ｎチャネルＭＯＳトランジスタのソース領域３２ＳＮおよびドレイン領域３２ＤＮを形成する。
さらにこのようにして得られた構造上にＣｏやＮｉなどの金属膜を堆積し、これを熱処理した後、未反応金属膜を除去することにより、前記ゲート電極３２Ｐ，３２Ｎ上に、また前記ソース領域およびドレイン領域３２ＳＰ，３２ＤＰ，３２ＳＮ，３２ＤＮ上にシリサイド膜３３が形成される。
図６（Ｃ）のＣＭＯＳ素子では、このようにｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタが形成された素子領域Ｐ２１Ｐおよび２１Ｎが、上部に段部を有する素分離絶縁膜２４Ａを含むＳＴＩ型の素子分離構造により画成されていることを特徴としている。
なお、図３（Ｇ）の工程において前記エピタキシャル層２７としてＳｉＧｅ混晶層あるいはＳｉＧｅＣ混晶層を形成した場合には、シリコン基板２１とエピタキシャル層２７との界面は、組成変化により検出することが可能である。

［第３実施例］
図７（Ａ）〜図８（Ｈ）は、本発明の第３実施例による素子分離構造の形成方法を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
本実施例では図７（Ａ）の工程において、前記図２（Ｂ）と同様な構造が形成されるが、その際、前記素子分離溝２１Ａの表面に熱酸化膜２１ｂを、保護膜として、１０ｎｍ程度の膜厚に形成する。
次に図７（Ｂ）の工程において図示しないレジストパターンをマスクに前記窒化膜２３を側方にウェットエッチングし、前記窒化膜２３中に前記素子分離溝２１Ａに対応して形成されている開口部の大きさを、前記素子分離溝２１Ａの側壁面を覆う熱酸化膜２３ａとシリコン基板２１との界面から測って前記犠牲酸化膜２２の膜厚ｄ（約１０ｎｍ）程度の量だけ拡大する。
さらに図７（Ｂ）の工程では、前記熱酸化膜２１ｂをウェットエッチングにより除去し、新たに先の実施例の熱酸化ライナー膜２１ａに対応したライナー膜を熱酸化処理により、１０ｎｍ程度の膜厚に形成する。
次に図７（Ｃ）の工程において、図７（Ｂ）の構造上に応力緩和の目的で窒化膜２３をＣＶＤ法により内側ライナー膜として形成し、さらに図７（Ｄ）の工程で前記図７（Ｃ）の構造上に前記ＣＶＤ酸化膜２４に対応するＣＶＤ酸化膜を、前記素子分離溝２１Ａを充填するように、高密度プラズマＣＶＤ法により堆積する。
さらに図８（Ｅ）の工程においては前記ＣＶＤ酸化膜２４のうち、前記窒化膜２３Ｎ上に堆積している部分が化学機械研磨により除去され、図８（Ｆ）の工程において前記窒化膜２３Ｎおよび２３が熱燐酸処理などのウェットエッチング処理により除去される。
その結果、図８（Ｆ）の工程では素子分離絶縁膜２４Ａが、前記熱酸化膜２２上の部分２４Ｂにおいて前記素子分離溝２１Ａの幅よりも幅ｄだけ拡大されている。
そこで図８（Ｇ）の工程において図８（Ｆ）の構造に対し、ＨＦ中においてウェットエッチング処理を行い、その際、前記ウェットエッチング処理を制御することにより、前記素子分離絶縁膜２４Ａの上部２４Ｂの幅を、前記部分２４Ｂの側壁面が前記シリコン基板２１中の素子分離溝の側壁面、すなわちシリコン基板２１と熱酸化ライナー膜２１ａとの界面に略一致させる。
図８（Ｇ）の工程では、前記熱酸化膜２２が除去されるのに伴ってシリコン基板２１の上面が露出しており、そこで図８（Ｈ）の工程において、先に図３（Ｇ）で説明したのと同様な条件下でシリコン層２７を、前記素子分離絶縁膜上部２４Ｂが露出するように、エピタキシャル成長させる。
このようにして形成された素子分離構造では、前記素子分離絶縁膜上部２４Ｂが、当初に形成された素子分離溝２１Ａに対応した設計値にほぼ等しい幅を有し、設計どおりの素子分離性能を実現することができる。
なお、本実施例においても、前記素子分離絶縁膜上部２４Ｂの下端部には、図８（Ｈ）中に円で囲んだように、前記熱酸化膜２２のエッチングに伴う段差が形成されている。また前記上部２４Ｂの幅は、図８（Ｇ）のウェットエッチングで制御されるため、前記上部２４Ｂの側壁面が前記素子分離溝の側壁面を覆う熱酸化ライナー膜２１ａとシリコン基板２１との界面に完全に一致するとは限らず、前記上部２４Ｂの幅は、前記界面で測った前記素子分離溝２１Ａの幅に対し、±１０ｎｍ以下の範囲で変化することがある。すなわち、前記素子分離絶縁膜上部２４の幅は、前記素子分離溝の幅よりも大きい場合もあれば小さい場合もある。
このようにして形成されたシリコンエピタキシャル層２７とシリコン基板２１との界面は、通常は電子顕微鏡などを使っても観察することはできないが、前記熱酸化膜２２のウェットエッチング処理の際に前記熱酸化ライナー膜２１ａの上端部に形成される段差が、かかるシリコンエピタキシャル層２７とシリコン基板２１との界面の位置におおよそ対応することに注意すべきである。
本実施例においても、前記エピタキシャル層２７としてシリコン層の代わりにＳｉＧｅ混晶層あるいはＳｉＧｅＣ混晶層を使うことが可能である。
本実施例では、さらに図７（Ｂ）の工程で前記窒化膜中に素子分離溝に対応して形成される開口部の大きさが増大するため、特にこの部分において素子分離溝のアスペクト比が低下し、図７（Ｄ）の工程においてＣＶＤ酸化膜２４の堆積を、優れたステップカバレッジで実行することが可能になる。このため、素子分離構造の性能にとって重要な、前記素子分離絶縁膜上部２４Ｂの膜質が向上する好ましい特徴が得られる。

［第４実施例］
図９は、本発明の第４実施例によるＣＭＯＳ半導体集積回路装置の構成を示す。ただし図９中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図９を参照するに、本実施例においては図８（Ｈ）の素子分離構造により、シリコン基板２１の表面にｐチャネルＭＯＳトランジスタの素子領域２１ＰとｎチャネルＭＯＳトランジスタの素子領域２１Ｎとが画成されており、それぞれの素子領域には、先の図６（Ｃ）と同様な構成のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとが形成されている。
図８（Ｈ）の素子分離構造の使用に伴い、前記素子分離絶縁膜２４Ａは熱酸化膜ライナー２１ａとその内側の窒化膜ライナー２３Ｎを有しており、前記熱酸化膜ライナー２１ａの上端部に略対応して、観察はできないが、シリコン基板２１とシリコンエピタキシャル層２７の界面が存在している。
なお、先の実施例と同様に、前記エピタキシャル層２７としてＳｉＧｅ混晶層あるいはＳｉＧｅＣ混晶層を使った場合には、かかる界面の存在はＳｉあるいはＧｅの組成変化から検出することができる。

［第５実施例］
図１０（Ａ）〜図１１（Ｈ）は、本発明の第５実施例による素子分離構造の形成方法を示す。
図１０（Ａ）を参照するに、シリコン基板４１上には熱酸化膜４２を介して窒化膜４３が堆積されており、図１０（Ｂ）の工程において、前記窒化膜４３をハードマスクに、前記シリコン基板４１中に素子分離溝４１Ａが形成される。
さらに図１０（Ｃ）の工程において、前記素子分離溝４１ＡがＴＥＯＳ酸化膜など、大きなアスペクト比の溝を充填できる酸化膜４４により充填され、さらに前記窒化膜４３上の酸化膜４４を図１０（Ｄ）の工程でエッチバックすることにより、前記素子分離溝４１Ａを部分的に充填する素子分離絶縁膜４４Ａを形成する。
さらに図１１（Ｅ）の工程において、前記素子分離絶縁膜４４Ａにより部分的に充填された素子分離溝４１Ａを、さらに別の、より高品質な酸化膜（ＨＴＯ膜）５４を高温ＣＶＤ法で堆積することにより、充填する。
さらに図１１（Ｆ）の工程において前記ＨＴＯ膜５４を前記窒化膜４３を研磨ストッパとした化学機械研磨により除去し、ＨＴＯ素子分離絶縁膜５４Ａが前記素子分離絶縁膜４４Ａ上において前記素子分離溝４１Ａを充填する構造が得られる。さらに図１１（Ｇ）の工程において、前記窒化膜４３を熱燐酸処理により除去する。
さらに図１１（Ｈ）の工程において図１１（Ｇ）の構造をＨＦウェット処理して前記熱酸化膜４２を除去し、露出したシリコン基板１１の表面からシリコン層４７をエピタキシャルに再成長させることにより、前記ＨＴＯ素子分離絶縁膜５４Ａがシリコンエピタキシャル層４７中に埋設された素子分離構造が得られる。
本実施例では、素子分離溝を充填する素子分離絶縁膜を、最初に大きなアスペクト比でも充填できるＴＥＯＳ酸化膜などにより形成し、その上により高品質はＨＴＯ膜を堆積することにより形成することで、高性能素子分離構造を得ることができる。その際、本実施例では図１１（Ｅ）の工程で堆積されたＨＴＯ膜５４の実質的に全てを素子分離絶縁膜として使うことができ、さらに前記シリコン基板４１上にシリコン層４７をエピタキシャル再成長することにより前記シリコン基板４１上に突出するＨＴＯ素子分離絶縁膜５４Ａを平坦化することが可能になる。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された要旨内において様々な変形・変更が可能である。
（付記１）
基板と、
前記基板中に素子領域を画成するように形成された素子分離構造と、
前記素子領域中に形成された半導体素子とよりなる半導体装置において、
前記素子分離構造は、
前記基板中に前記素子領域を画成するように形成された素子分離溝と、
前記素子分離溝を充填する素子分離絶縁膜とよりなり、
前記素子分離絶縁膜は下部と上部とよりなり、前記下部と前記上部との間には段差部が存在することを特徴とする半導体装置。
（付記２）
前記上部は、前記下部よりも小さな幅を有することを特徴とする付記１記載の半導体装置。
（付記３）
前記上部は、前記下部よりも大きな幅を有することを特徴とする付記１記載の半導体装置。
（付記４）
前記段差は、１０ｎｍ以下の大きさを有することを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５）
前記上部は、２０〜５０ｎｍの高さを有することを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
（付記６）
前記下部は、２６０〜３６０ｎｍの高さを有することを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
（付記７）
前記素子分離絶縁膜は、３以上のアスペクト比を有することを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置。
（付記８）
前記素子分離絶縁膜は、側壁面および底面を覆う熱酸化膜ライナーと、前記熱酸化膜ライナーの内側を充填するＣＶＤ酸化膜とよりなることを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置。
（付記９）
前記素子分離絶縁膜は、側壁面および底面を覆う熱酸化膜ライナーと、前記熱酸化膜の内側に形成された窒化膜ライナーとを有し、前記窒化膜ライナーの内側は、ＣＶＤ酸化膜により充填されていることを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置。
（付記１０）
前記半導体素子は、６０ｎｍ以下のゲート長を有することを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置。
（付記１１）
前記基板は、前記素子分離絶縁膜の前記下部を保持するシリコン基板と、前記素子分離絶縁膜の前記上部を保持する、前記シリコン基板上に再成長したエピタキシャル層とよりなることを特徴とする付記１〜１０のうち、いずれか一項記載の半導体装置。
（付記１２）
前記エピタキシャル層は、ＳｉとＧｅを含むことを特徴とする付記１１記載の半導体装置。
（付記１３）
前記エピタキシャル層は、ＳｉとＧｅとＣを含むことを特徴とする付記１１記載の半導体装置。
（付記１４）
前記素子分離絶縁膜は、第１の組成を有する第１の部分と、前記第1の部分の上に形成され、第２の組成を有する第２の部分とよりなることを特徴とする付記１〜１３のうち、いずれか一項記載の半導体装置。
（付記１５）
半導体基板上に、開口部を有する第１の絶縁膜よりなるマスクパターンを形成し、前記マスクパターンをマスクに、前記半導体基板中に素子分離溝を、前記開口部に対応して形成する工程と、
前記マスクパターン上に第２の絶縁膜を、前記素子分離溝を充填するように堆積する工程と、
前記第２の絶縁膜を、前記第１の絶縁膜が露出するまで化学機械研磨工程により除去し、前記素子分離絶縁膜中に残留した前記第２の絶縁膜により、素子分離絶縁膜を形成する工程と、
前記マスクパターンを除去し、前記半導体基板表面を露出する工程と、
前記露出した半導体基板表面から、半導体層をエピタキシャル成長させる工程とを含むことを特徴とする半導体装置の製造方法。
（付記１６）
前記半導体層をエピタキシャル成長させる工程は、前記素子分離絶縁膜の上部が前記半導体層から露出するように実行されることを特徴とする付記１５記載の半導体装置の製造方法。
（付記１７）
さらに、前記素子分離溝を形成する工程の後、前記第２の絶縁膜を堆積する工程の前に、前記マスクパターン中の前記開口部を拡大させる工程を含むことを特徴とする付記１５または１６記載の半導体装置の製造方法。
（付記１８）
前記素子分離溝を形成する工程は、さらに前記素子分離溝表面に熱酸化膜を形成する工程を含み、前記開口部を拡大させる工程は、前記開口部の大きさを、前記熱酸化膜の厚さの分程度だけ増大させることを特徴とする付記１７記載の半導体装置の製造方法。
（付記１９）
前記マスクパターンを除去する工程は、前記素子分離絶縁膜のうち、前記半導体基板表面から突出した突出部をエッチングする工程をさらに含み、前記突出部をエッチングする工程は、前記突出部の幅が、前記素子分離溝の幅に略等しくなるように実行されることを特徴とする付記１８記載の半導体装置の製造方法。
（Ａ）〜（Ｃ）は、従来のＳＴＩ型素子分離構造の形成工程を示す図である。 （Ａ）〜（Ｄ）は、本発明第１実施例によるＳＴＩ型素子分離構造の形成工程を示す図（その１）である。 （Ｅ）〜（Ｇ）は、本発明第１実施例によるＳＴＩ型素子分離構造の形成工程を示す図（その２）である。 本発明第１実施例によるＳＴＩ型素子分離構造の断面を示す図である。 （Ａ）〜（Ｂ）は、本発明第２実施例によるＳＴＩ型素子分離構造を有するＣＭＯＳ素子の製造工程を示す図（その１）である。 （Ｃ）は、本発明第２実施例によるＳＴＩ型素子分離構造を有するＣＭＯＳ素子の製造工程を示す図（その２）である。 （Ａ）〜（Ｄ）は、本発明第３実施例によるＳＴＩ型素子分離構造の形成工程を示す図（その１）である。 （Ｅ）〜（H）は、本発明第３実施例によるＳＴＩ型素子分離構造の形成工程を示す図（その２）である。 本発明第４実施例によるＳＴＩ型素子分離構造を有するCMOS素子の構成を示す図である。 （Ａ）〜（Ｄ）は、本発明第５実施例によるＳＴＩ型素子分離構造の形成工程を示す図（その１）である。 （Ｅ）〜（Ｇ）は、本発明第６実施例によるＳＴＩ型素子分離構造の形成工程を示す図（その２）である。
符号の説明
１１，２１，４１ シリコン基板
１１Ａ，２１Ａ，４１Ａ 素子分離溝
１２，２１ａ，２２，４２ 熱酸化膜
１３，２３，２３Ｎ，４３ 窒化膜
１５，４４ ＣＶＤ酸化膜
１５Ｘ ボイド
２１Ｐ，２１Ｎ 素子領域
２４Ａ 素子分離絶縁膜
２４Ｂ 素子分離絶縁膜上部
２７ エピタキシャル再成長層
２８ 犠牲酸化膜
３１ ゲート絶縁膜
３２Ｐ，３２Ｎ ゲート電極
３２Ｐｗ，３２Ｎｗ 側壁絶縁膜
３３ シリサイド層
３３Ｎ，３３Ｐ ポケット注入領域
３４ｓＰ，３４ｓＮ ソースエクステンション領域
３４ｄＰ，３４ｄＮ ドレインエクステンション領域
３４ＳＰ，３４ＳＮ ソース領域
３４ＤＰ，３４ＤＮ ドレイン領域
４４Ａ 下部素子分離絶縁膜
４４Ｂ 上部素子分離絶縁膜

Claims (7)

  1. 基板と、
    前記基板中に素子領域を画成するように形成された素子分離構造と、
    前記素子領域中に形成された半導体素子とよりなる半導体装置において、
    前記素子分離構造は、
    前記基板中に前記素子領域を画成するように形成された素子分離溝と、
    前記素子分離溝を充填する素子分離絶縁膜とよりなり、
    前記素子分離絶縁膜は下部と上部とよりなり、前記下部と前記上部との間には段差部が存在することを特徴とする半導体装置。
  2. 前記上部は、前記下部よりも小さな幅を有することを特徴とする請求項１記載の半導体装置。
  3. 前記上部は、前記下部よりも大きな幅を有することを特徴とする請求項１記載の半導体装置。
  4. 前記素子分離絶縁膜は、側壁面および底面を覆う熱酸化膜ライナーと、前記熱酸化膜の内側に形成された窒化膜ライナーとを有し、前記窒化膜ライナーの内側は、ＣＶＤ酸化膜により充填されていることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
  5. 前記基板は、前記素子分離絶縁膜の前記下部を保持するシリコン基板と、前記素子分離絶縁膜の前記上部を保持する、前記シリコン基板上に再成長したエピタキシャル層とよりなることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置。
  6. 半導体基板上に、開口部を有する第１の絶縁膜よりなるマスクパターンを形成し、前記マスクパターンをマスクに、前記半導体基板中に素子分離溝を、前記開口部に対応して形成する工程と、
    前記マスクパターン上に第２の絶縁膜を、前記素子分離溝を充填するように堆積する工程と、
    前記第２の絶縁膜を、前記第１の絶縁膜が露出するまで化学機械研磨工程により除去し、前記素子分離絶縁膜中に残留した前記第２の絶縁膜により、素子分離絶縁膜を形成する工程と、
    前記マスクパターンを除去し、前記半導体基板表面を露出する工程と、
    前記露出した半導体基板表面から、半導体層をエピタキシャル成長させる工程とを含むことを特徴とする半導体装置の製造方法。
  7. さらに、前記素子分離溝を形成する工程の後、前記第２の絶縁膜を堆積する工程の前に、前記マスクパターン中の前記開口部を拡大させる工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
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