CN114121663B - 半导体器件的形成方法 - Google Patents
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Abstract
本申请公开了一种半导体器件的形成方法，包括：形成刻蚀停止层，覆盖衬底、第一栅极结构、第一嵌入式外延层、第二栅极结构、第二嵌入式外延层和隔离层所暴露的表面，第二栅极结构高于第二栅极结构；在刻蚀停止层表面形成第一介电层；进行第一次刻蚀，使第一介电层的高度低于第二硬掩模层和第四硬掩模层的高度；形成平坦化停止层，平坦化停止层覆盖第一介电层和第二硬掩模层、第四硬掩模层所暴露的表面；去除第二区域的平坦化停止层，第二区域是形成第二栅极结构的区域；形成第二介电层，第二介电层覆盖第一介电层、平坦化停止层和刻蚀停止层；进行平坦化处理，直至平坦化停止层暴露；进行第二次刻蚀，直至第一硬掩模层和第二硬掩模层暴露。
Description
技术领域
本申请涉及半导体制造技术领域，具体涉及一种半导体器件的形成方法。
背景技术
在半导体制造工艺中，在28纳米(nm)工艺节点以下时，通常会在器件的源漏(source drain)区采用嵌入式外延层以改变沟道区的应力，从而提高载流子的迁移率。对于PMOS器件，嵌入式外延层通常采用硅锗(SiGe)外延层，对于NMOS器件，嵌入式外延层通常采用硅磷(SiP)外延层。通常，嵌入式外延层是在器件的栅极结构形成后，在栅极结构两侧的衬底中形成凹槽，通过外延工艺在凹槽中生长得到的。
参考图1，其示出了相关技术中提供的半导体器件的形成方法中，形成得到嵌入式外延层的剖面示意图。如图1所示，形成于衬底110中的浅槽隔离结构111隔离出了器件的有源区(active area，AA)，该有源区包括第一区域101和第二区域102，第一区域101和第二区域102中形成的器件的类型不同；第一区域101中形成有第一栅极结构(其包括第一栅极131、第一硬掩模层1411和第二硬掩模层1421)，第二区域102中形成有第二栅极结构(其包括第二栅极132、第三硬掩模层1412和第四硬掩模层1422)，第一栅极结构之间形成有第一嵌入式外延层1121，第二栅极结构之间形成有第二嵌入式外延层1122，第一栅极结构和第二栅极结构的两侧形成有隔离层150，第一栅极结构和第二栅极结构和衬底110之间形成有栅介电层120。
如图1所示，相关技术中提供的半导体器件的形成方法中，由于在形成第一嵌入式外延层1121和第二嵌入式外延层1122的过程中，凹槽刻蚀量不同，从而使得第一栅极结构和第二栅极结构的硬掩模层的高度产生差异(如图1所示，其高度差异为△h1)，进而在后续的工序中，该差异会影响器件的形貌，降低器件的可靠性。
发明内容
本申请提供了一种半导体器件的形成方法，可以解决相关技术中提供的半导体器件的形成方法在形成第一嵌入式外延层和第二嵌入式外延层后栅极结构的高度具有差异从而导致器件的可靠性较差的问题。
一方面，本申请实施例提供了一种半导体器件的形成方法，包括：
提供一衬底，所述衬底上所述半导体器件的有源区中形成有第一栅极结构和第二栅极结构，所述第一栅极结构从下而上依次包括第一栅极、第一硬掩模层和第二硬掩模层，所述第二栅极结构从下而上依次包括第二栅极、第三硬掩模层和第四硬掩模层，所述第一栅极结构之间形成有第一嵌入式外延层，所述第二栅极结构之间形成有第二嵌入式外延层，所述第一栅极和所述衬底之间形成有栅介电层，所述第二栅极和所述衬底之间形成有栅介电层，所述第一栅极结构和所述第二栅极结构的两侧形成有隔离层，所述第二栅极结构的高度高于所述第一栅极结构的高度；
形成刻蚀停止层，所述刻蚀停止层覆盖所述衬底、所述第一栅极结构、所述第一嵌入式外延层、所述第二栅极结构、所述第二嵌入式外延层和所述隔离层所暴露的表面；
在所述刻蚀停止层表面形成第一介电层，所述第一介电层高于所述第二栅极结构且填充所述第一栅极结构和所述第二栅极结构周侧的间隙；
进行第一次刻蚀，使所述第一介电层的高度低于所述第二硬掩模层的高度和所述第四硬掩模层的高度；
形成平坦化停止层，所述平坦化停止层覆盖所述第一介电层和所述第二硬掩模层、所述第四硬掩模层所暴露的表面；
去除第二区域的平坦化停止层，所述第二区域是所述有源区中形成所述第二栅极结构的区域；
形成第二介电层，所述第二介电层覆盖所述第一介电层、所述平坦化停止层和所述刻蚀停止层；
进行平坦化处理，直至所述平坦化停止层暴露；
进行第二次刻蚀，直至所述第一硬掩模层和所述第二硬掩模层暴露。
可选的，所述去除第二区域的平坦化停止层，包括：
通过光刻工艺在除所述第二区域以外的其它区域覆盖光阻；
刻蚀去除所述第二区域的平坦化停止层；
去除所述光阻。
可选的，所述平坦化停止层包括氮化硅层，所述刻蚀停止层包括碳氮化硅层；
所述刻蚀去除所述第二区域的平坦化停止层，包括：
通过湿法刻蚀工艺去除所述第二区域的平坦化停止层。
可选的，所述第一介电层包括二氧化硅层。
可选的，所述第二介电层包括二氧化硅层。
可选的，所述第一嵌入式外延层包括硅锗外延层。
可选的，所述第二嵌入式外延层包括硅磷外延层。
可选的，所述第一硬掩模层和所述第三硬掩模层包括氮化硅层。
可选的，所述第二硬掩模层和所述第四硬掩模层包括二氧化硅层。
可选的，所述隔离层包括碳氮氧化硅层。
本申请技术方案，至少包括如下优点：
在半导体器件的制作过程中，在形成第一嵌入式外延层和第二嵌入式外延层后，衬底上的第一栅极结构和第二栅极结构存在高度差异，依次通过沉积刻蚀停止层，填充第一介电层后，通过刻蚀使第一介电层的高度降低至栅极结构以下，形成平坦化停止层，通过去除第二栅极结构所在的第二区域的平坦化停止层，减小了第一栅极结构和第二栅极结构的高度差异，从而优化了器件的形貌，进而提高了器件的可靠性。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是通过相关技术中提供的半导体器件的形成方法形成得到嵌入式外延层的剖面示意图；
图2是本申请一个示例性实施例提供的半导体器件的形成方法的流程图；
图3至图13是本申请一个示例性实施例提供的半导体器件的形成过程示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图2，其示出了本申请一个示例性实施例提供的半导体器件的形成方法的流程图，如图2所示，该方法包括：
步骤S1，提供一衬底，衬底上半导体器件的有源区中形成有第一栅极结构和第二栅极结构，第二栅极结构的高度高于第一栅极结构的高度，第一栅极结构之间形成有第一嵌入式外延层，第二栅极结构之间形成有第二嵌入式外延层，第一栅极结构和第二栅极结构的两侧形成有隔离层。
参考图3，其示出了形成第一嵌入式外延层和第二嵌入式外延层后的剖面示意图。如图3所示，衬底310中形成有STI结构311，STI结构311环绕的区域即为半导体器件的有源区，该有源区包括第一区域301和第二区域302。
其中，第一区域301用于形成第一类型的半导体器件，第二区域302用于形成第二类型的半导体器件；若第一类型的半导体器件为P型场效应晶体管(positive fieldeffect transistor，pFET)，则第二类型的半导体器件为N型场效应管(negative fieldeffect transistor，nFET)，若第一类型的半导体器件为nFET，则第二类型的半导体器件为pFET。
第一区域301形成有第一栅极结构，第二区域302形成有第二栅极结构，第一栅极结构从下而上依次包括第一栅极331、第一硬掩模层3411和第二硬掩模层3421，第二栅极结构从下而上依次包括第二栅极332、第三硬掩模层3412和第四硬掩模层3422，第一栅极结构之间形成有第一嵌入式外延层3121，第二栅极结构之间形成有第二嵌入式外延层3122(边缘处的第一栅极结构和第二栅极结构之间可以形成第一嵌入式外延层3121，也可以形成第二嵌入式外延层3122，图3至图13中以边缘处的第一栅极结构和第二栅极结构之间形成第二嵌入式外延层3122做示例性说明)，第一栅极331和衬底310之间形成有栅介电层320，第二栅极332和所述衬底310之间形成有栅介电层320，第一栅极结构和第二栅极结构的两侧形成有隔离层350。
由于在步骤S1之前的工序中，由于在形成第一嵌入式外延层3121和第二嵌入式外延层3122的过程中，凹槽刻蚀量不同，从而使得第一栅极结构和第二栅极结构的高度具有差异。
以第一类型的半导体器件为pFET，第二类型的半导体器件为nFET为例，第一嵌入式外延层3121包括硅锗(SiGe)外延层，第一嵌入式外延层3122包括硅磷(SiP)外延层，第二栅极结构的高度高于第一栅极结构的高度(通常表现为第四硬掩模层3422的刻蚀量小于第二硬掩模层3421，第四硬掩模层3422的高度高于第二硬掩模层3421，其高度差为△h2)。
其中，第一栅极331为第一类型的半导体器件的栅极，第二栅极332为第二类型的半导体器件的栅极；可选的，栅介电层320可包括二氧化硅(SiO2)层，可用过热氧化(thermal oxidation)工艺形成二氧化硅薄膜后刻蚀形成；第一硬掩模层3411和第三硬掩模层3412可包括二氧化硅层，可通过化学气相沉积(chemical vapor deposition，CVD)工艺沉积二氧化硅薄膜后刻蚀形成；第二硬掩模层3421和第四硬掩模层3422包括氮化硅(SiN)层，可通过CVD工艺沉积氮化硅薄膜后刻蚀形成；隔离层350包括碳氮氧化硅(SiOCN)层。
若本申请实施例中的半导体器件为鳍式场效应晶体管(fin field-effecttransistor，FinFET)器件，则第一栅极结构和第二栅极结构为鳍式结构。
步骤S2，形成刻蚀停止层，刻蚀停止层覆盖衬底、第一栅极结构、第一嵌入式外延层、第二栅极结构、第二嵌入式外延层和隔离层所暴露的表面。
参考图4，其示出了形成刻蚀停止层的剖面示意图。示例性的，如图4所示，刻蚀停止层360可包括碳氮化硅(SiCN)层，可通过CVD工艺沉积碳氮化硅薄膜形成刻蚀停止层360，该刻蚀停止层360覆盖衬底310、第一栅极结构、第一嵌入式外延层3121、第二栅极结构、第二嵌入式外延层3122和隔离层350所暴露的表面。
步骤S3，在刻蚀停止层表面形成第一介电层，第一介电层高于第二栅极结构且填充第一栅极结构和第二栅极结构周侧的间隙。
参考图5，其示出了形成第一介电层的剖面示意图。示例性的，如图5所示，第一介电层370包括二氧化硅层，可通过CVD工艺在刻蚀停止层360上沉积二氧化硅形成第一介电层370，第一栅极结构和第二栅极结构的周侧具有间隙(或沟槽)，形成的第一介电层370高于第二栅极结构且填充上述间隙(或沟槽)。
步骤S4，进行第一次刻蚀，使第一介电层的高度低于第一栅极结构中的第二硬掩模层的高度和第二栅极结构中的第四硬掩模层的高度。
参考图6，其示出了第一次刻蚀后的剖面示意图。示例性的，如图6所示，可通过干法刻蚀工艺进行刻蚀，对第一介电层370进行去除处理，使使第一介电层370的高度低于第二硬掩模层3421的高度和第四硬掩模层3422的高度。
步骤S5，形成平坦化停止层，平坦化停止层覆盖第一介电层和第二硬掩模层、第四硬掩模层所暴露的表面。
参考图7，其示出了形成平坦化停止层的剖面示意图。示例性，如图7所示，平坦化停止层380可包括氮化硅层，可通过CVD工艺在第一介电层370、第二硬掩模层3421、第四硬掩模层3422所暴露的表面沉积氮化硅形成平坦化停止层380。
步骤S6，去除第二区域的平坦化停止层，第二区域是有源区中形成第二栅极结构的区域。
参考图8，其示出了通过光刻工艺覆盖光阻的剖面示意图；参考图9，其示出了对第二区域的平坦化停止层进行去除的剖面示意图；参考图10，其示出了去除光阻后的剖面示意图。
可选的，如图8至图10所示，步骤S6包括但不限于：通过光刻工艺在除第二区域302以外的其它区域覆盖光阻400；刻蚀去除第二区域302的平坦化停止层380；去除光阻400。其中，可通过湿法刻蚀工艺去除第二区域302的平坦化停止层380；可通过灰化(ashing)工艺去除光阻400。
需要说明的是，本实施例中，将平坦化停止层380设置为氮化硅层，将刻蚀停止层360设置为碳氮化硅层，是为了可通过湿法刻蚀去除第二区域302的平坦化停止层380时，将刻蚀停止层360作为湿法刻蚀工艺中的停止层(由于包含的材料不同，湿法刻蚀中的反应溶液不会与刻蚀停止层360反应)，上述设置为示例性的实施例，在实际应用中，可设定其它的材料的薄膜层作为刻蚀停止层360和平坦化停止层380。
步骤S7，形成第二介电层，第二介电层覆盖第一介电层、平坦化停止层和刻蚀停止层。
参考图11，其示出了形成第二介电层的剖面示意图。示例性的，如图11所示，第二介电层371包括二氧化硅层，可通过CVD工艺沉积二氧化硅形成第二介电层371，第二介电层371覆盖第一介电层370、平坦化停止层380和刻蚀停止层360。
步骤S8，进行平坦化处理，直至平坦化停止层暴露。
参考图12，其示出了进行平坦化处理后的剖面示意图。示例性的，如图12所示，可通过化学机械研磨(chemical mechanical polishing，CMP)工艺进行平坦化处理，以平坦化停止层380作为平坦化处理的停止层。
步骤S9，进行第二次刻蚀，直至第一硬掩模层和第二硬掩模层暴露。
参考图13，其示出了进行第二次刻蚀后的剖面示意图。示例性的，如图13所示，可通过干法刻蚀工艺进行第二次刻蚀，去除第一硬掩模层3421和第二硬掩模层3422上方的薄膜层。
由于去除第二区域302的平坦化停止层380后，减小了第二区域302和第一区域301上形成的结构之间的高度差异，优化了形貌，较小的高度差异对后续的制备工艺(例如步骤S7至步骤S9)造成的影响较小，从而提高了器件的可靠性。
综上所述，本申请实施例中，在半导体器件的制作过程中，在形成第一嵌入式外延层和第二嵌入式外延层后，衬底上的第一栅极结构和第二栅极结构存在高度差异，依次通过沉积刻蚀停止层，填充第一介电层后，通过刻蚀使第一介电层的高度降低至栅极结构以下，形成平坦化停止层，通过去除第二栅极结构所在的第二区域的平坦化停止层，减小了第一栅极结构和第二栅极结构的高度差异，从而优化了器件的形貌，进而提高了器件的可靠性。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (10)
1.一种半导体器件的形成方法，其特征在于，包括：
提供一衬底，所述衬底上所述半导体器件的有源区中形成有第一栅极结构和第二栅极结构，所述第一栅极结构从下而上依次包括第一栅极、第一硬掩模层和第二硬掩模层，所述第二栅极结构从下而上依次包括第二栅极、第三硬掩模层和第四硬掩模层，所述第一栅极结构之间形成有第一嵌入式外延层，所述第二栅极结构之间形成有第二嵌入式外延层，所述第一栅极和所述衬底之间形成有栅介电层，所述第二栅极和所述衬底之间形成有栅介电层，所述第一栅极结构和所述第二栅极结构的两侧形成有隔离层，所述第二栅极结构的高度高于所述第一栅极结构的高度；
形成刻蚀停止层，所述刻蚀停止层覆盖所述衬底、所述第一栅极结构、所述第一嵌入式外延层、所述第二栅极结构、所述第二嵌入式外延层和所述隔离层所暴露的表面；
在所述刻蚀停止层表面形成第一介电层，所述第一介电层高于所述第二栅极结构且填充所述第一栅极结构和所述第二栅极结构周侧的间隙；
进行第一次刻蚀，使所述第一介电层的高度低于所述第二硬掩模层的高度和所述第四硬掩模层的高度；
形成平坦化停止层，所述平坦化停止层覆盖所述第一介电层和所述第二硬掩模层、所述第四硬掩模层所暴露的表面；
去除第二区域的平坦化停止层，所述第二区域是所述有源区中形成所述第二栅极结构的区域；
形成第二介电层，所述第二介电层覆盖所述第一介电层、所述平坦化停止层和所述刻蚀停止层；
进行平坦化处理，直至所述平坦化停止层暴露；
进行第二次刻蚀，直至所述第一硬掩模层和所述第二硬掩模层暴露。
2.根据权利要求1所述的方法，其特征在于，所述去除第二区域的平坦化停止层，包括：
通过光刻工艺在除所述第二区域以外的其它区域覆盖光阻；
刻蚀去除所述第二区域的平坦化停止层；
去除所述光阻。
3.根据权利要求2所述的方法，其特征在于，所述平坦化停止层包括氮化硅层，所述刻蚀停止层包括碳氮化硅层；
所述刻蚀去除所述第二区域的平坦化停止层，包括：
通过湿法刻蚀工艺去除所述第二区域的平坦化停止层。
4.根据权利要求3所述的方法，其特征在于，所述第一介电层包括二氧化硅层。
5.根据权利要求4所述的方法，其特征在于，所述第二介电层包括二氧化硅层。
6.根据权利要求1至5任一所述的方法，其特征在于，所述第一嵌入式外延层包括硅锗外延层。
7.根据权利要求6所述的方法，其特征在于，所述第二嵌入式外延层包括硅磷外延层。
8.根据权利要求7所述的方法，其特征在于，所述第一硬掩模层和所述第三硬掩模层包括氮化硅层。
9.根据权利要求8所述的方法，其特征在于，所述第二硬掩模层和所述第四硬掩模层包括二氧化硅层。
10.根据权利要求9所述的方法，其特征在于，所述隔离层包括碳氮氧化硅层。
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