CN106356295A - 一种层间介电层的化学机械抛光方法及其器件和电子装置 - Google Patents

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Abstract

提供一种层间介电层的化学机械抛光方法及其器件和电子装置，包括：提供包括半导体衬底以及位于半导体衬底上的第一栅极和第二栅极的前端器件，第一栅极的宽度大于第二栅极的宽度，第一栅极上形成有硬掩膜层；在第一栅极、第二栅极和半导体衬底上形成刻蚀停止层；在刻蚀停止层上形成层间介电层；执行第一化学机械抛光，停止于第一栅极上方的刻蚀停止层表面上；在层间介电层上形成暴露出第一栅极上方的刻蚀停止层的掩膜层；进行刻蚀工艺以去除未被掩膜层覆盖的刻蚀停止层和硬掩膜层；执行第二化学机械抛光，停止于第二栅极上方的刻蚀停止层表面上。根据本发明的方法，有效避免了栅极上的氮化硅的残留和碟形凹陷，抛光后层间介电层的表面平坦性好，提高了器件的性能和良率。

Description

一种层间介电层的化学机械抛光方法及其器件和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种层间介电层的化学机械抛光方法及其器件和电子装置。
背景技术
化学机械抛光(CMP)，是化学腐蚀作用和机械去除作用相结合的加工技术，主要用于半导体产业中硅片的平坦化。利用CMP进行表面平坦化的效果较利用传统的平坦化技术进行表面平坦化的效果有极大的改善，因而CMP在半导体产业中成为具有关键地位的平坦化技术。
目前，当半导体器件尺寸降到28nm或以下时，多晶硅栅极之间层间介电层(ILD)的制作方法多采用固定研磨(FA)CMP进行。在28nm尺度下，在沉积层间介电层之前，在晶片上的硬掩膜氮化硅的厚度显示出不同的大小，例如，在应力临近技术(SPT)之后，较宽的栅极区域上具有较厚的SiN残留厚度，用透射电镜(TEM)观察到的氮化硅厚度在0～400A之间。这种差异并不能通过基于研磨浆料的ILDCMP解决。采用固定研磨CMP进行ILDCMP时，由于研磨固定并且不产生研磨垫形变，因此能带来良好的氮化硅负载和碟形凹陷性能。然而，随着FA网停止生产，ILDCMP不得不采用基于研磨浆料的ILDCMP。但是，在28nm的尺度下采用研磨浆料进行ILDCMP时，会出现氮化硅残留、层间介电层表面碟形凹陷和平坦性差等问题，而这会造成制得的半导体器件的良率和性能的下降。
图1示出了利用FA方法和研磨浆料方法进行ILDCMP的比较。其中，直线表示在CMP平坦化期间某时刻的介质层，点画线表示利用FA方法进行ILDCMP的平坦化表面，直线表示利用研磨浆料方法进行ILDCMP的平坦化表面。从图中可以看出，在应力临近技术(SPT)之后，利用FA方法进行ILDCMP可以获得较少的氮化硅残留和较小的碟形凹陷，平坦性较好；而利用研磨浆料进行ILDCMP会出现较多的氮化硅残留和较大的碟形凹陷，较宽的栅极区域上具有较厚的SiN残留厚度，平坦性较差。
因此，有必要提出一种新的半导体器件的制作方法，以解决现有技术的不足。
发明内容
针对现有技术的不足，本发明提供一种半导体器件及其制作方法和电子装置。
根据本发明的一个方面，提供一种半导体器件的制造方法，该方法包括：
步骤S101：提供包括半导体衬底以及位于所述半导体衬底上的第一栅极和第二栅极的前端器件，所述第一栅极的宽度大于所述第二栅极的宽度，所述第一栅极上形成有硬掩膜层；
步骤S102：在所述第一栅极、所述第二栅极和所述半导体衬底上形成刻蚀停止层；
步骤S103：在所述刻蚀停止层上形成层间介电层；
步骤S104：执行第一化学机械抛光，停止于所述第一栅极上方的刻蚀停止层表面上；
步骤S105：在所述层间介电层上形成暴露出所述第一栅极上方的刻蚀停止层的掩膜层；
步骤S106：进行刻蚀工艺以去除未被掩膜层覆盖的所述第一栅极上方的刻蚀停止层和硬掩膜层；
步骤S107：去除所述掩膜层并执行第二化学机械抛光，停止于所述第二栅极上方的刻蚀停止层表面上。
可选地，所述第一栅极和所述第二栅极的材料为多晶硅。
可选地，所述第一栅极的高度等于所述第二栅极的高度。
可选地，所述刻蚀停止层为接触孔刻蚀停止层。
可选地，所述层间介电层为氧化物层。
可选地，在步骤S105中，形成所述掩膜层的方法包括：形成覆盖所述刻蚀停止层的光刻胶，对所述光刻胶进行曝光、显影处理。
根据本发明的另一方面，提供一种根据上述方法制得的半导体器件。
根据本发明的另一方面，提供一种包括上述半导体器件的电子装置。
本发明的半导体器件的制造方法，通过在进行ILDCMP的过程中，增加对除较宽的栅极上硬掩膜氮化硅负载之外的其他区域形成掩膜层而仅对硬掩膜氮化硅进行刻蚀的步骤，因而有效避免了较宽的栅极上硬掩膜氮化硅的残留和碟形凹陷，使得抛光后层间介电层的表面平坦性好，从而提高了器件的性能和良率，并且本发明的方法仅仅增加合理的步骤而没有带来额外的损害，且不需要底部抗反射涂层(BARC)以进行平坦化。本发明的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为利用FA方法和研磨浆料方法进行ILDCMP的比较示意图；
图2A至2G为根据本发明实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；
图3为根据本发明实施例的半导体器件的制造方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明的实施例提供了一种半导体器件的制造方法。下面，参照图2A至图2G以及图3来描述本发明实施例的半导体器件的制造方法一个示例性方法的详细步骤。其中，图2A至2G为根据本发明实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；图3为根据本发明实施例的半导体器件的制造方法的示意性流程图。
本实施例的半导体器件的制造方法，包括如下步骤：
步骤A1：提供包括半导体衬底100以及位于所述半导体衬底100上的第一栅极101和第二栅极102的前端器件，第一栅极101的宽度大于第二栅极102的宽度，所述第一栅极101上形成有氮化硅硬掩膜层103，如图2A所示。
在本实施例中，前端器件是指已经在半导体衬底上形成一定组件但尚未最终完成整个半导体器件的制造的器件。当然，前端器件的具体结构并不以图2A为限，还可以包括其他组件。
半导体衬底100可以为单晶硅衬底、绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)衬底、绝缘体上层叠锗化硅(S-SiGeOI)衬底、绝缘体上锗化硅(SiGeOI)衬底以及绝缘体上锗(GeOI)衬底中的至少一种。第一栅极101和第二栅极102的材料可以为多晶硅，多晶硅的形成方法可以选用低压化学气相沉积(LPCVD)工艺。示例性地，第一栅极101的高度等于第二栅极102的高度。虽然图2A示出的第一栅极101和第二栅极102的个数均为1个，但实际上，第一栅极101、第二栅极102的个数并不以此为限，可以根据实际需要进行设定。
步骤A2：在第一栅极101、第二栅极102和半导体衬底100上形成刻蚀停止层104，如图2B所示。
示例性地，形成覆盖第一栅极101、第二栅极102和半导体衬底100的刻蚀停止层104，刻蚀停止层104例如为接触孔刻蚀停止层(CESL)，刻蚀停止层104的材料可以为氮化硅。刻蚀停止层104可以通过物理气相沉积、化学气相沉积等合适的沉积工艺或者其他氮化工艺形成，在此不再赘述。
步骤A3：在刻蚀停止层104上形成层间介电层105，如图2C所示。
在半导体衬底100和刻蚀停止层104上沉积形成层间介电层105，层间介电层105覆盖半导体衬底100并填充第一栅极101和第二栅极102之间的空隙，层间介电层105的顶面高于刻蚀停止层104的上表面。层间介电层105可为氧化物层，包括利用热化学气相沉积(thermalCVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层105也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。在负载作用下，由于需填充空隙大小不同，形成的层间介电层105的表面高低不平
步骤A4：执行第一化学机械抛光，停止于第一栅极101上方的刻蚀停止层104表面上，如图2D所示。
示例性地，采用具有层间介电层105材料对刻蚀停止层104材料的高选择比的研磨液执行第一化学机械抛光，例如，选择比大于等于50:1。在研磨液作用下，对层间介电层105的研磨速率远大于对刻蚀停止层104的研磨速率。示例性地，当层间介电层105的材料为氧化物，刻蚀停止层104的材料为氮化硅时，所述第一研磨液可以选用旭硝子公司(ASAHI GLASS Co.Ltd)的型号为CES333的研磨液。示例性地，在到达研磨终点后，还需进行时间较短的过研磨，通过控制缩短过研磨的时间以保证第一化学机械抛光停止于第一栅极101上方的刻蚀停止层表面上。
步骤A5：在层间介电层105上形成暴露出第一栅极101上方的刻蚀停止层104的掩膜层106，如图2E所示。
其中，形成的掩膜层106覆盖半导体衬底100上除硬掩膜氮化硅层103之外的其他区域。
其中，形成掩膜层106的方法可以包括：形成覆盖层间介电层105的光刻胶，并对所述光刻胶进行曝光、显影处理
步骤A6：进行刻蚀工艺以去除未被掩膜层106覆盖的刻蚀停止层104和氮化硅硬掩膜层103，如图2F所示。
在进行ILDCMP的过程中，通过对除第一栅极101上的硬掩膜氮化硅层103之外的区域形成掩膜层106而仅对硬掩膜氮化硅层103进行刻蚀，因而有效地避免了硬掩膜氮化硅的残留和碟形凹陷，使得抛光后的层间介电层的表面平坦性好，从而提高了器件的性能和良率。
在刻蚀完成后，采用灰化工艺去除所述光刻胶层。
步骤A7：执行第二化学机械抛光，停止于第二栅极102上方的刻蚀停止层104表面上，如图2G所示。
示例性地，采用具有层间介电层105材料对刻蚀停止层104材料的高选择比的研磨液执行第一化学机械抛光，例如，选择比大于等于50:1。在研磨液作用下，对层间介电层105的研磨速率远大于对刻蚀停止层104的研磨速率。示例性地，当层间介电层105的材料为氧化物，刻蚀停止层104的材料为氮化硅时，所述第一研磨液可以选用旭硝子公司(ASAHI GLASS Co.Ltd)的型号为CES333的研磨液。示例性地，在到达研磨终点后，还需进行时间较短的过研磨，通过控制缩短过研磨的时间以保证第一化学机械抛光停止于第二栅极102上方的刻蚀停止层表面上。
本实施例的半导体器件的制造方法，通过在进行ILDCMP的过程中，增加对除较宽的第一栅极101上硬掩膜氮化硅层103之外的其他区域形成掩膜层106从而仅对硬掩膜氮化硅层103进行刻蚀的步骤，因而有效地避免了较宽的栅极上的氮化硅的残留和碟形凹陷，使得抛光后层间介电层的表面平坦性好，从而提高了器件的性能和良率，并且本发明的方法仅仅增加合理的步骤而没有带来额外的损害，且不需要底部抗反射涂层(BARC)以进行平坦化。
根据实验结果，去除了氮化硅硬掩膜负载之后，采用研磨浆料进行ILDCMP时，碟形凹陷和平坦化性能都比采用固定研磨ILDCMP的结果好。下表显示了当层间介质层为高深宽比工艺(HARP)层和正硅酸四乙酯(TEOS)层时，采用固定研磨ILDCMP、基于研磨浆料的ILDCMP(有氮化硅硬掩膜)以及根据本发明的基于研磨浆料的ILDCMP(无氮化硅硬掩膜)的结果的比较。
图3示出了本发明实施例提供的一种半导体器件的制造方法的示意性流程图，用于简要示出该制造方法的典型流程。
步骤S101：提供包括半导体衬底以及位于所述半导体衬底上的第一栅极和第二栅极的前端器件，所述第一栅极的宽度大于所述第二栅极的宽度，所述第一栅极上形成有硬掩膜层；
步骤S102：在所述第一栅极、所述第二栅极和所述半导体衬底上形成刻蚀停止层；
步骤S103：在所述刻蚀停止层上形成层间介电层；
步骤S104：执行第一化学机械抛光，停止于所述第一栅极上方的刻蚀停止层表面上；
步骤S105：在所述层间介电层上形成暴露出所述第一栅极上方的刻蚀停止层的掩膜层；
步骤S106：进行刻蚀工艺以去除未被掩膜层覆盖的所述刻蚀停止层和硬掩膜层；
步骤S107：去除所述掩膜层并执行第二化学机械抛光，停止于所述第二栅极上方的刻蚀停止层表面上。
本发明的实施例提供一种半导体器件，其采用上述实施例所述的半导体器件的制造方法制得。
通过本发明实施例所述方法制备得到的半导体器件，在栅极上方无硬掩膜氮化硅残留，层间介电层的表面平坦性好，无碟形凹陷问题的出现，因此具有优异的性能和良率。
本发明的实施例提供一种电子装置，其包括电子组件以及与该电子组件电连接的半导体器件。其中，所述半导体器件为上述半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。其中，该电子组件可以为任何可行的组件，在此并不进行限定。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (8)

1.一种半导体器件的制造方法，所述方法包括：
步骤S101：提供包括半导体衬底以及位于所述半导体衬底上的第一栅极和第二栅极的前端器件，所述第一栅极的宽度大于所述第二栅极的宽度，所述第一栅极上形成有硬掩膜层；
步骤S102：在所述第一栅极、所述第二栅极和所述半导体衬底上形成刻蚀停止层；
步骤S103：在所述刻蚀停止层上形成层间介电层；
步骤S104：执行第一化学机械抛光，停止于所述第一栅极上方的刻蚀停止层表面上；
步骤S105：在所述层间介电层上形成暴露出所述第一栅极上方的刻蚀停止层的掩膜层；
步骤S106：进行刻蚀工艺以去除未被掩膜层覆盖的所述第一栅极上方的刻蚀停止层和硬掩膜层；
步骤S107：去除所述掩膜层并执行第二化学机械抛光，停止于所述第二栅极上方的刻蚀停止层表面上。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一栅极和所述第二栅极的材料为多晶硅。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一栅极的高度等于所述第二栅极的高度。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述刻蚀停止层为接触孔刻蚀停止层。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述层间介电层为氧化物层。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在步骤S105中，形成所述掩膜层的方法包括：形成覆盖所述刻蚀停止层的光刻胶，对所述光刻胶进行曝光、显影处理。
7.一种根据权利要求1-6之一所述的方法制得的半导体器件。
8.一种电子装置，包括根据权利要求7所述的半导体器件。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107731678A (zh) * 2017-08-24 2018-02-23 长江存储科技有限责任公司 三维存储器的制作方法
CN111599756A (zh) * 2020-05-29 2020-08-28 上海华力集成电路制造有限公司 一种半导体器件的制造方法
CN111816562A (zh) * 2019-04-10 2020-10-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111816562B (zh) * 2019-04-10 2024-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010096346A (ko) * 2000-04-18 2001-11-07 박종섭 버퍼산화막을 이용한 반도체소자 평탄화방법
US20030003712A1 (en) * 2001-06-30 2003-01-02 Hynix Semiconductor Inc. Methods for fabricating a semiconductor device
US6924220B1 (en) * 2001-08-03 2005-08-02 Advanced Micro Devices, Inc. Self-aligned gate formation using polysilicon polish with peripheral protective layer
CN1722410A (zh) * 2004-07-12 2006-01-18 海力士半导体有限公司 快闪存储器件的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010096346A (ko) * 2000-04-18 2001-11-07 박종섭 버퍼산화막을 이용한 반도체소자 평탄화방법
US20030003712A1 (en) * 2001-06-30 2003-01-02 Hynix Semiconductor Inc. Methods for fabricating a semiconductor device
US6924220B1 (en) * 2001-08-03 2005-08-02 Advanced Micro Devices, Inc. Self-aligned gate formation using polysilicon polish with peripheral protective layer
CN1722410A (zh) * 2004-07-12 2006-01-18 海力士半导体有限公司 快闪存储器件的制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107731678A (zh) * 2017-08-24 2018-02-23 长江存储科技有限责任公司 三维存储器的制作方法
CN107731678B (zh) * 2017-08-24 2020-04-14 长江存储科技有限责任公司 三维存储器的制作方法
CN111816562A (zh) * 2019-04-10 2020-10-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111816562B (zh) * 2019-04-10 2024-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111599756A (zh) * 2020-05-29 2020-08-28 上海华力集成电路制造有限公司 一种半导体器件的制造方法
CN111599756B (zh) * 2020-05-29 2023-08-15 上海华力集成电路制造有限公司 一种半导体器件的制造方法

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