CN105448683A - 一种半导体器件的制造方法和电子装置 - Google Patents

一种半导体器件的制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件的制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件的制造方法，包括去除第二栅极的一部分以使第二栅极低于层间介电层的步骤，因此，在对栅极金属层进行CMP的过程中，位于第二栅极上方的栅极金属层、第一功函数金属层以及硬掩膜层可以对第二栅极进行保护，避免对第二栅极的过抛光，保证第二栅极的高度，从而提高半导体器件的性能和良率。本发明的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

Description

一种半导体器件的制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法和电子装置。
背景技术
在半导体技术领域中，高k金属栅极技术成为32nm及以下工艺节点(例如28nm)的主流技术。采用铝或铝合金作为金属栅极可以兼顾性能和成本上的优势，因此铝栅极被广泛使用。在采用铝栅极的高k金属栅极制程中，铝栅极的化学机械抛光(CMP)是一个非常重要的工艺。
为了增大间隙填充的空间，铝栅极的CMP工艺通常被分成两个步骤来实现：对N型晶体管的铝栅极的CMP与对P型晶体管的铝栅极的CMP。
在对P型晶体管的铝栅极进行CMP的过程中，研磨垫通常会同时接触P型晶体管的铝栅极、多晶硅晶体管的多晶硅栅极、NMOS晶体管的伪栅极(一般为多晶硅)以及层间介电层。由于现有的CMP工艺所采用的研磨浆料(slurry)对多晶硅的去除速率高于对铝的去除速率，因此，在对P型晶体管的铝栅极进行CMP的过程中，往往会对多晶硅晶体管的多晶硅栅极或NMOS晶体管的伪栅极造成过抛光(overpolish)，而这会导致后续接触孔刻蚀工艺的过刻蚀问题。并且，在对N型晶体管的铝栅极进行CMP的过程中，也会出现对多晶硅栅极过抛光的情况。
由此可见，现有技术中存在着如下问题：由于CMP工艺所采用的研磨浆料对多晶硅比金属栅极材料(例如：铝)具有更高的去除速率，容易导致对多晶硅栅极或伪栅极造成过抛光，而这会造成制得的半导体器件的良率和性能的下降。
因此，为解决上述技术问题，有必要提出一种新的半导体器件的制造方法和电子装置。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法和电子装置，可以在对金属栅极进行CMP时保护多晶硅栅极免受过抛光。
本发明的一个实施例提供一种半导体器件的制造方法，该方法包括：
步骤S101：提供包括半导体衬底以及分别位于所述半导体衬底的第一类型晶体管区(指拟形成第一类型晶体管的区域)与第二类型晶体管区(指拟形成第二类型晶体管的区域)的第一栅极和第二栅极的前端器件，在所述半导体衬底上形成层间介电层，对所述层间介电层进行CMP以暴露出所述第一栅极与所述第二栅极；
步骤S102：去除所述第二栅极的一部分以使所述第二栅极低于所述层间介电层；
步骤S103：形成覆盖所述第一栅极、所述第二栅极以及所述层间介电层的硬掩膜层，去除所述硬掩膜层位于所述第一类型晶体管区的部分，并利用所述硬掩膜层进行刻蚀以去除所述第一栅极；
步骤S104：在所述第一栅极原来的位置形成第一功函数金属层以及位于所述第一功函数金属层之上的栅极金属层；
步骤S105：通过CMP去除所述栅极金属层、所述第一功函数金属层以及所述硬掩膜层高于所述层间介电层的部分，形成第一金属栅极。
可选地，在所述步骤S102中，在去除所述第二栅极的一部分的过程中所述第一栅极也被去除一部分，去除后所述第一栅极与所述第二栅极均低于所述层间介电层。
可选地，在所述步骤S102中，去除所述第一栅极与所述第二栅极的一部分所采用的方法为CMP，其中所述CMP对所述第一栅极与所述第二栅极的去除速率高于对所述层间介电层的去除速率。
可选地，在所述步骤S102中，所述CMP所采用的研磨浆料包括Cabot公司的A7100。
可选地，在所述步骤S102中，所述第二栅极被去除的厚度为
可选地，所述第一栅极被去除的厚度也为
可选地，在所述步骤S101中，所述第一栅极与所述第二栅极的材料为多晶硅。
可选地，在所述步骤S101中，经过所述CMP，所述第一栅极、所述第二栅极与所述层间介电层处于同一高度。
可选地，在所述步骤S103中，所述硬掩膜层的材料包括氮化钛。
可选地，在所述步骤S103中，形成所述硬掩膜层的方法包括沉积法。
可选地，在所述步骤S104中，所述栅极金属层的材料包括铝或铝合金。
可选地，在所述步骤S105中，所述CMP所采用的研磨浆料包括Cabot公司的A7100。
可选地，在所述步骤S105之后还包括步骤S106：
进行CMP，以暴露出所述第二栅极。
可选地，在所述步骤S106中，所述CMP停止于所述第二栅极的上方。
可选地，在所述步骤S106之后还包括如下步骤：
去除位于所述第二类型晶体管区的所述第二栅极；
在所述第二栅极原来的位置形成第二功函数金属层以及位于其上的第二金属栅极。
可选地，在所述步骤S101中，所述第一类型晶体管为P型金属栅极晶体管、所述第二类型为N型金属栅极晶体管；
或者，所述第一类型晶体管为N型金属栅极晶体管、所述第二类型晶体管为P型金属栅极晶体管；
或者，所述第一类型晶体管为P型金属栅极晶体管、所述第二类型晶体管为多晶硅栅极晶体管；
或者，所述第一类型晶体管为N型金属栅极晶体管、所述第二类型晶体管为多晶硅栅极晶体管。
本发明的另一个实施例提供一种电子装置，其包括根据如上所述的半导体器件的制造方法制得的半导体器件。
本发明的半导体器件的制造方法，包括去除第二栅极的一部分以使第二栅极低于层间介电层的步骤，因此，在对栅极金属层进行CMP的过程中，位于第二栅极上方的栅极金属层、第一功函数金属层以及硬掩膜层可以对第二栅极进行保护，避免对第二栅极(即，伪栅极或多晶硅栅极)的过抛光，保证第二栅极的高度，从而提高半导体器件的性能和良率。本发明的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至1F为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图2为本发明的一个实施例的一种半导体器件的制造方法的一种示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本实施例的半导体器件的制造方法，用于在对金属栅极进行CMP的过程中防止其他栅极(例如多晶硅栅极)被过抛光，从而提高半导体器件的性能和良率。
下面，参照图1A至图1F以及图2来描述本发明实施例的半导体器件的制造方法一个示例性方法的详细步骤。其中，图1A至1F为本发明实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图2为本发明实施例的一种半导体器件的制造方法的一种示意性流程图。
本实施例的一种半导体器件的制造方法，包括如下步骤：
步骤A1：提供包括半导体衬底100以及位于所述半导体衬底的P型金属栅极晶体管区的第一伪栅极101A、位于所述半导体衬底的N型金属栅极晶体管区的第二伪栅极101B和位于所述半导体衬底的多晶硅栅极晶体管区的多晶硅栅极101C的前端器件，在所述半导体衬底100上形成层间介电层102并通过第一次CMP对层间介电层102进行抛光处理，以暴露出第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C，如图1A所示。
其中，经过步骤A1，第一伪栅极101A、第二伪栅极101B、多晶硅栅极101C的顶面与层间介电层102的顶面通常处于同一高度，如图1A所示。
在本步骤中，第一次CMP采用主要针对层间介电层102的材料(通常为氧化硅)进行抛光的工艺，以尽量避免对第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C造成不当刻蚀。
在本实施例中，前端器件是指已经在半导体衬底上形成一定组件但尚未最终完成整个半导体器件的制造的器件。当然，前端器件的具体结构并不以图1A为限，还可以包括其他组件。
P型金属栅极晶体管区，是指半导体衬底100上用于形成P型金属栅极晶体管的区域。N型金属栅极晶体管区，是指半导体衬底100上用于形成N型金属栅极晶体管的区域。多晶硅栅极晶体管区，是指半导体衬底100上用于形成多晶硅栅极晶体管的区域。
其中，多晶硅栅极晶体管也称普通晶体管，以与高k金属栅极晶体管相区分。多晶硅栅极晶体管可以为N型晶体管，也可以为P型晶体管。
其中，半导体衬底100可以为单晶硅衬底、SOI衬底以及其他合适的衬底。第一伪栅极101A和第二伪栅极101B的材料可以与多晶硅栅极101C相同，也为多晶硅。在一个示例中，在所提供的前端器件中，第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C的高度相同，并且，第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C可以在同一工艺中形成。虽然图1A示出的第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C的个数均为1个，但实际上，第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C的个数并不以此为限，可以根据实际需要进行设定。
步骤A2：通过第二次CMP对第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C进行抛光处理，以使第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C低于层间介电层102，如图1B所示。
在本实施例中，第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C被去除的厚度可以为
经过本步骤，第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C的上方分别形成了凹槽101A’、101B’、101C’，如图1B所示。
在本实施例中，多晶硅栅极101C的尺寸可以比第一伪栅极101A或第二伪栅极101B大，如图1A或1B所示。由于第二次CMP的负载效应，大的多晶硅栅极101C在第二次CMP的过程中被去除的厚度将大于其他区域(例如：第一伪栅极101A、第二伪栅极101B)，如图1B所示。
在本步骤中，第二次CMP应采用对第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C(材料主要为多晶硅)的去除速率高于对层间介电层102(通常为氧化硅)的去除速率的CMP工艺，其可以通过选用合适种类的研磨浆料来实现。例如，本步骤所采用的研磨浆料可以选用Cabot公司的A7100或其他合适的研磨浆料。
在现有技术中，并不存在步骤A2，本实施例的方法增加该通过CMP工艺使第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C低于层间介电层102的步骤，是为了避免多晶硅栅极101C在后续的对栅极金属层进行CMP的工艺中被过度去除。
实验表明，本实施例中对第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C去除的厚度，远远低于现有技术中因栅极金属层CMP工艺的过抛光造成的多晶硅栅极的损耗。
考虑在本步骤中第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C被去除了一定的厚度，为保证最终形成的栅极高度，也可以在最初形成第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C时使它们的高度比预定的栅极高度高出一定的高度。
此外，本步骤也可以采用其他技术手段来实现，例如：通过刻蚀将第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C去除一部分以使第一伪栅极101A、第二伪栅极101B与多晶硅栅极101C低于层间介电层102，在此并不进行限定。并且，本步骤实际上只需保证第二伪栅极101B与多晶硅栅极101C低于层间介电层102即可，因而可以不必同时也将第一伪栅极101A去除一部分。
步骤A3：形成覆盖第一伪栅极101A、第二伪栅极101B、多晶硅栅极101C以及所述层间介电层102的硬掩膜层103，刻蚀去除硬掩膜层103位于P型金属栅极晶体管区的部分，并利用硬掩膜层103进行刻蚀以去除位于P型金属栅极晶体管区的第一伪栅极101A，如图1C所示。
其中，硬掩膜层103可以为氮化钛(TiN)或其他合适的材料。示例性地，在后续的对金属栅极(铝栅极)进行CMP的工艺中，CMP所采用的研磨浆料(slurry)对硬掩膜层103的去除率低于对金属栅极的去除率。
形成硬掩膜层103的方法，可以为沉积法或其他合适的方法。
其中，在去除硬掩膜层103位于P型金属栅极晶体管区的部分之前，可以在硬掩膜层103之上形成在P型金属栅极晶体管区的上方具有开口的光刻胶层。
在本步骤中，刻蚀去除硬掩膜层103位于P型金属栅极晶体管区的部分以及刻蚀以去除第一伪栅极101A，均可以采用干法刻蚀或湿法刻蚀。去除硬掩膜层103位于P型金属栅极晶体管区的部分与去除第一伪栅极101A可以在同一刻蚀工艺中完成，也可以采用不同的刻蚀工艺完成。
步骤A4：在第一伪栅极101A原来的位置形成第一功函数金属层104以及位于第一功函数金属层104之上的栅极金属层1050，如图1D所示。
其中，第一功函数金属层104的材料可以铝或其他合适的材料。栅极金属层1050的材料可以为铝、铝合金或其他合适的材料。
形成第一功函数金属层104的方法可以为沉积法或其他合适的方法。形成栅极金属层1050的方法，也可以为沉积法或其他合适的方法。
步骤A5：通过第三次CMP去除栅极金属层1050、第一功函数金属层104以及硬掩膜层103高于层间介电层102的部分，形成第一金属栅极105，如图1E所示。
其中，在本步骤中，可以通过控制CMP工艺使其恰好停止于层间介电层102的上方，以避免过抛光对多晶硅栅极101C造成损害。
在本步骤中，第三次CMP选用对去除栅极金属层1050以及第一功函数金属层104的去除速率高的CMP工艺，其可以通过选用合适种类的研磨浆料来实现。例如，本步骤所采用的研磨浆料也可以选用Cabot公司的A7100或其他合适的研磨浆料。
在本步骤中，由于多晶硅栅极101C上方的凹陷101C’内形成有栅极金属层1050、第一功函数金属层104以及硬掩膜层103，因此可以在第三次CMP的过程中阻止对多晶硅栅极101C的过抛光。通常地，经过本步骤，多晶硅栅极101C的上方还残留有栅极金属层残留105’、第一功函数金属层残留104’、硬掩膜残留103’，如图1E所示。
此外，基于同样的道理，位于第二伪栅极101B上方的栅极金属层1050、第一功函数金属层104以及硬掩膜层103，也可以在第三次CMP工艺中保护第二伪栅极101B，最终可以保证与第二伪栅极101B相对应的金属栅极具有较高的高度。
步骤A6：进行第四次CMP，以暴露出多晶硅栅极101C和第二伪栅极101B，如图1F所示。
示例性地，第四次CMP停止于多晶硅栅极101C和第二伪栅极101B的上方，如图1F所示。
在第四次CMP的过程中，第一金属栅极105以及第一功函数金属层104会被去除一部分。
在本步骤中，第四次CMP应选用对多晶硅去除速率低的工艺，以避免对多晶硅栅极101C和第二伪栅极101B造成过抛光。其可以通过选用合适种类的研磨浆料来实现。
经过本步骤，位于多晶硅栅极101C上方的栅极金属层残留105’、第一功函数金属层残留104’、硬掩膜残留103’以及位于第二伪栅极上方的第一功函数金属层残留、硬掩膜残留均可以被完全去除，如图1F所示。
在步骤A6之后，还可以参照上述的步骤A2至步骤A6，进行如下步骤：
去除位于N型金属栅极晶体管区的第二伪栅极101B；
在第二伪栅极101B原来的位置形成第二功函数金属层以及位于其上的第二金属栅极。
在本实施例中，也可以先在N型金属栅极晶体管区形成金属栅极，然后在P型金属栅极晶体管区形成金属栅极，在此并不进行限定。
本实施例的半导体器件的制造方法，除适用于上述图1A至1F所示的具体实例外，还可以适用于其他各种情况。例如：该方法也可以适用于仅包括第一伪栅极101A与第二伪栅极101B，或仅包括第一伪栅极101A与多晶硅栅极101C的前端器件，在此并不进行限制。
在本实施例中，可以将第一伪栅极101A称作第一栅极，将第二伪栅极101B和/或多晶硅栅极101C称作第二栅极，本发明实施例的目的是：在第一栅极的位置处形成金属栅极时，避免CMP对第二栅极造成过抛光。而这一发明目的是通过去除第二栅极的一部分以使第二栅极低于层间介电层，在对形成于第一栅极位置处的金属栅极进行CMP的过程中，利用位于第二栅极上方的栅极金属层、第一功函数金属层以及硬掩膜层对第二栅极进行保护来实现的。
本实施例的半导体器件的制造方法，包括去除第二栅极的一部分以使第二栅极低于层间介电层的步骤，在对栅极金属层进行CMP的过程中，位于第二栅极上方的栅极金属层、第一功函数金属层以及硬掩膜层可以对第二栅极进行保护，因此可以避免对第二栅极(即，伪栅极或多晶硅栅极)的过抛光，保证第二栅极的高度，从而提高半导体器件的性能和良率。
图2示出了本发明实施例提出的一种半导体器件的制造方法的一种示意性流程图，用于简要示出该制造方法的典型流程。
在步骤S101中，提供包括半导体衬底以及分别位于所述半导体衬底的第一类型晶体管区与第二类型晶体管区的第一栅极和第二栅极的前端器件，在所述半导体衬底上形成层间介电层，对所述层间介电层进行CMP以暴露出所述第一栅极与所述第二栅极；
在步骤S102中，去除所述第二栅极的一部分以使所述第二栅极低于所述层间介电层；
在步骤S103中，形成覆盖所述第一栅极、所述第二栅极以及所述层间介电层的硬掩膜层，去除所述硬掩膜层位于所述第一类型晶体管区的部分，并利用所述硬掩膜层进行刻蚀以去除所述第一栅极；
在步骤S104中，在所述第一栅极原来的位置形成第一功函数金属层以及位于所述第一功函数金属层之上的栅极金属层；
在步骤S105中，通过CMP去除所述栅极金属层、所述第一功函数金属层以及所述硬掩膜层高于所述层间介电层的部分，形成第一金属栅极。
实施例二
本发明实施例提供一种电子装置，其包括电子组件以及与该电子组件电连接的半导体器件。其中，所述半导体器件为根据实施例一所述的半导体器件的制造方法制造的半导体器件。
示例性地，该半导体器件的制造方法包括如下步骤：
步骤S101：提供包括半导体衬底以及分别位于所述半导体衬底的第一类型晶体管区与第二类型晶体管区的第一栅极和第二栅极的前端器件，在所述半导体衬底上形成层间介电层，对所述层间介电层进行CMP以暴露出所述第一栅极与所述第二栅极；
步骤S102：去除所述第二栅极的一部分以使所述第二栅极低于所述层间介电层；
步骤S103：形成覆盖所述第一栅极、所述第二栅极以及所述层间介电层的硬掩膜层，去除所述硬掩膜层位于所述第一类型晶体管区的部分，并利用所述硬掩膜层进行刻蚀以去除所述第一栅极；
步骤S104：在所述第一栅极原来的位置形成第一功函数金属层以及位于所述第一功函数金属层之上的栅极金属层；
步骤S105：通过CMP去除所述栅极金属层、所述第一功函数金属层以及所述硬掩膜层高于所述层间介电层的部分，形成第一金属栅极。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。其中，该电子组件可以为任何可行的组件，在此并不进行限定。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (16)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供包括半导体衬底以及分别位于所述半导体衬底的第一类型晶体管区与第二类型晶体管区的第一栅极和第二栅极的前端器件，在所述半导体衬底上形成层间介电层，对所述层间介电层进行CMP以暴露出所述第一栅极与所述第二栅极；
步骤S102：去除所述第二栅极的一部分以使所述第二栅极低于所述层间介电层；
步骤S103：形成覆盖所述第一栅极、所述第二栅极以及所述层间介电层的硬掩膜层，去除所述硬掩膜层位于所述第一类型晶体管区的部分，并利用所述硬掩膜层进行刻蚀以去除所述第一栅极；
步骤S104：在所述第一栅极原来的位置形成第一功函数金属层以及位于所述第一功函数金属层之上的栅极金属层；
步骤S105：通过CMP去除所述栅极金属层、所述第一功函数金属层以及所述硬掩膜层高于所述层间介电层的部分，形成第一金属栅极。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，
在所述步骤S102中，在去除所述第二栅极的一部分的过程中所述第一栅极也被去除一部分，去除后所述第一栅极与所述第二栅极均低于所述层间介电层。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，
在所述步骤S102中，去除所述第一栅极与所述第二栅极的一部分所采用的方法为CMP，其中所述CMP对所述第一栅极与所述第二栅极的去除速率高于对所述层间介电层的去除速率。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述CMP所采用的研磨浆料包括Cabot公司的A7100。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述第二栅极被去除的厚度为
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述第一栅极与所述第二栅极的材料为多晶硅。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，经过所述CMP，所述第一栅极、所述第二栅极与所述层间介电层处于同一高度。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述硬掩膜层的材料包括氮化钛。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，形成所述硬掩膜层的方法包括沉积法。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述栅极金属层的材料包括铝或铝合金。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，所述CMP所采用的研磨浆料包括Cabot公司的A7100。
12.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105之后还包括步骤S106：
进行CMP，以暴露出所述第二栅极。
13.如权利要求12所述的半导体器件的制造方法，其特征在于，在所述步骤S106中，所述CMP停止于所述第二栅极的上方。
14.如权利要求12所述的半导体器件的制造方法，其特征在于，在所述步骤S106之后还包括如下步骤：
去除位于所述第二类型晶体管区的所述第二栅极；
在所述第二栅极原来的位置形成第二功函数金属层以及位于其上的第二金属栅极。
15.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述第一类型晶体管为P型金属栅极晶体管、所述第二类型晶体管为N型金属栅极晶体管；
或者，所述第一类型晶体管为N型金属栅极晶体管、所述第二类型晶体管为P型金属栅极晶体管；
或者，所述第一类型晶体管为P型金属栅极晶体管、所述第二类型晶体管为多晶硅栅极晶体管；
或者，所述第一类型晶体管为N型金属栅极晶体管、所述第二类型晶体管为多晶硅栅极晶体管。
16.一种电子装置，其特征在于，包括电子组件以及与所述电子组件电连接的半导体器件，其中所述半导体器件的制造方法包括：
步骤S101：提供包括半导体衬底以及分别位于所述半导体衬底的第一类型晶体管区与第二类型晶体管区的第一栅极和第二栅极的前端器件，在所述半导体衬底上形成层间介电层，对所述层间介电层进行CMP以暴露出所述第一栅极与所述第二栅极；
步骤S102：去除所述第二栅极的一部分以使所述第二栅极低于所述层间介电层；
步骤S103：形成覆盖所述第一栅极、所述第二栅极以及所述层间介电层的硬掩膜层，去除所述硬掩膜层位于所述第一类型晶体管区的部分，并利用所述硬掩膜层进行刻蚀以去除所述第一栅极；
步骤S104：在所述第一栅极原来的位置形成第一功函数金属层以及位于所述第一功函数金属层之上的栅极金属层；
步骤S105：通过CMP去除所述栅极金属层、所述第一功函数金属层以及所述硬掩膜层高于所述层间介电层的部分，形成第一金属栅极。
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