CN104716096A - 一种半导体器件的制造方法 - Google Patents

Abstract

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：S101：提供半导体衬底，在半导体衬底上形成NMOS和PMOS的栅极、栅极硬掩膜和间隙壁，并形成位于PMOS的栅极两侧的锗硅层、位于间隙壁两侧的主侧壁以及位于NMOS和PMOS的源极与漏极区域的金属硅化物；S102：在半导体衬底上形成具有开口的掩膜层，该开口暴露出栅极硬掩膜；S103：通过刻蚀工艺部分或全部去除栅极硬掩膜；S104：去除掩膜层；S105：进行应力临近技术，部分或全部去除主侧壁。该方法通过在进行应力临近技术之前增加一次掩膜工艺从而对栅极硬掩膜进行部分或全部去除，保证了在应力临近技术之后栅极硬掩膜完全被去除而金属硅化物以及锗硅层不受到破坏，提高了器件的性能和良率。

Description

一种半导体器件的制造方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

在半导体技术领域中，对于先进的半导体技术，应力工程成为器件性能提升的最重要的因素之一，而应力临近技术（Stress ProximityTechnology，简称SPT）则是在半导体器件的制造方法中经常被采用的一种技术。应力临近技术通过缩小栅极两侧的侧壁的厚度（例如去除主侧壁）使应力更加临近沟道（一般应用于NMOS），来提高半导体器件的性能。并且，应力临近技术还可以改善层间介电层（ILD）间隙填充的工艺余量。

在现有技术中，湿法刻蚀和干法刻蚀均可以被用于去除栅极侧壁以实现应力临近技术（SPT）。对于湿法刻蚀实现SPT，如果刻蚀时间过长，将损害PMOS器件中的锗硅（SiGe）层，甚至损害金属硅化物（例如：NiSi）；如果刻蚀时间过短，则导致栅极硬掩膜（一般为氮化硅）和栅极侧壁（一般为氮化硅）的残留。其中，锗硅层的损害是影响良率的一个主要因素。对于干法刻蚀实现SPT，为同时去除栅极硬掩膜（一般为氮化硅）和栅极侧壁（一般为氮化硅）需要进行大剂量的刻蚀，而大剂量的刻蚀将导致金属硅化物遭到严重的破坏。而如果在干法刻蚀SPT或湿法刻蚀SPT之后栅极硬掩膜残留太多，将影响后续形成层间介电层过程中层间介电层的填充能力和层间介电层的CMP工艺。因此，避免锗硅层以及金属硅化物受到破坏与完全去除栅极硬掩膜之间的工艺余量，往往难以得到有效控制。而这将严重影响半导体器件的性能和良率。

下面，结合图1A-图1D简要介绍一下现有技术中存在的上述问题。图1A至1D示出了现有技术中的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖面图。其中，在图1B中，图1B-1为采用湿法刻蚀进行SPT时通过长时间刻蚀保证栅极硬掩膜被完全去除的情况下形成的图形的示意性剖视图，图1B-2为采用湿法刻蚀进行SPT时通过较短时间刻蚀保证锗硅层和金属硅化物不被破坏的情况下形成的图形的示意性剖视图；图1B-C为采用干法刻蚀进行SPT时通过长时间刻蚀保证栅极硬掩膜被完全去除的情况下形成的图形的示意性剖视图，图1B-4为采用干法刻蚀进行SPT时通过较短时间刻蚀保证金属硅化物不被破坏的情况下形成的图形的示意性剖视图。

该半导体器件的制造方法，包括如下步骤：

步骤E1：提供半导体衬底100，在所述半导体衬底100上形成NMOS和PMOS的栅极101、栅极硬掩膜102和间隙壁103，并形成位于所述PMOS的栅极101两侧的锗硅层105、位于所述间隙壁103两侧的主侧壁104以及位于所述NMOS和所述PMOS的源极与漏极区域的金属硅化物106，如图1A所示。

其中，栅极硬掩膜102的材料一般为氮化硅（SiN）。主侧壁104可以包括第一主侧壁1041和位于其外侧的第二主侧壁1042（如图1A所示），其中，第一主侧壁1041的材料为氧化硅，第二主侧壁1042的材料为氮化硅。

其中，在本步骤中，还可以包括形成源极和漏极的步骤，以及现有技术中的其他步骤。

示例性地，半导体衬底100选用单晶硅衬底。该半导体衬底100上还可以包括浅沟槽隔离、阱区等结构，此处并不对此进行限定。

步骤E2：进行应力临近技术（SPT）。经过SPT，形成的图形一般如图1B所示。

其中，在现有技术中，进行SPT所采用的刻蚀工艺可以为湿法刻蚀或干法刻蚀，具体区分情况简要介绍如下：

1、采用湿法刻蚀进行SPT

其中，湿法刻蚀一般采用磷酸（H₃PO₄）作为刻蚀液。

在采用湿法刻蚀进行SPT时，如果要保证栅极硬掩膜102被完全去除，则需要进行较长时间的刻蚀，此时经过刻蚀之后形成的图形如图1B-1所示。显然，金属硅化物106遭到破坏，被刻蚀掉一部分甚至全部被刻蚀（如标号106’所示）；并且，PMOS的锗硅（SiGe）层105也很可能因刻蚀时间长而遭到破坏，形成破损区105’。

而如果要保证锗硅层105和金属硅化物106不被破坏，则应将刻蚀控制在比较短的时间内，此时经过刻蚀之后形成的图形如图1B-2所示。显然，栅极硬掩膜102因刻蚀不充分形成了残留（即，形成了残留的栅极硬掩膜102’），主侧壁104也会因刻蚀不充分形成残留（形成了残留的主侧壁104’）。

2、采用干法刻蚀进行SPT

其中，干法刻蚀一般氟离子进行。

在采用干法刻蚀进行SPT时，如果要保证栅极硬掩膜102被完全去除，则需要进行较长时间的刻蚀（或大剂量的刻蚀），此时经过刻蚀之后形成的图形如图1B-3所示。显然，金属硅化物106遭到破坏，被刻蚀掉一部分甚至全部被刻蚀（如标号106”所示）。

而如果要保证锗硅层105和金属硅化物106不被破坏，则应将刻蚀控制在比较短的时间内（或减小刻蚀剂量），此时经过刻蚀之后形成的图形如图1B-4所示。显然，栅极硬掩膜102因刻蚀不充分形成了残留（即，形成了残留的栅极硬掩膜102”），主侧壁104也会因刻蚀不充分形成残留（形成了残留的主侧壁104”）。

由此可见，在现有技术中，无论采用湿法刻蚀实现SPT还是采用干法刻蚀实现SPT，在避免锗硅层105及金属硅化物106受到破坏与完全去除栅极硬掩膜102之间，往往难以得到兼顾。

步骤E3：在半导体衬底100上形成接触孔刻蚀阻挡层（CESL）107以及层间介电层108，如图1C所示。

在本步骤中，以在图1B-2的基础上形成层间介电层进行说明。

由于残留的栅极硬掩膜102’的存在，后续进行CMP（化学机械抛光）以去除层间介电层108高于栅极101的部分时，需要过度进行CMP，会对栅极101造成破坏。

步骤E4：进行CMP（化学机械抛光）以去除层间介电层108高于栅极101的部分。

显然，由于必须进行过度CMP，栅极101被去掉一部分导致栅极101的高度变低。在栅极101为多晶硅伪栅极的情况下，相应地，必然造成最终形成的金属栅极的高度的降低。而这必然会影响半导体器件的性能和良率。

由此可见，在现有的半导体器件的制造方法中，在刻蚀进行SPT的过程中，往往无法很好地控制完全去除栅极硬掩膜与避免对锗硅层及金属硅化物造成破坏之间的工艺余量，这将导致制得的半导体器件的性能和良率的下降。因此，为解决以上问题，有必要提出一种新的半导体器件的制造方法。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：

步骤S101：提供半导体衬底，在所述半导体衬底上形成NMOS和PMOS的栅极、栅极硬掩膜和间隙壁，并形成位于所述PMOS的栅极两侧的锗硅层、位于所述间隙壁两侧的主侧壁以及位于所述NMOS和所述PMOS的源极与漏极区域的金属硅化物；

步骤S102：在所述半导体衬底上形成具有开口的掩膜层，其中，所述开口暴露出所述栅极硬掩膜；

步骤S103：通过刻蚀工艺部分或全部去除所述栅极硬掩膜；

步骤S104：去除所述掩膜层；

步骤S105：进行应力临近技术，部分或全部去除所述主侧壁。

可行地，在所述步骤S102中，所述掩膜层为光刻胶或者由光刻胶与位于其下的底部抗反射层组成的复合层结构。

可选地，在所述步骤S102中，所述掩膜层的厚度为

可选地，在所述步骤S102中，所述开口还暴露出所述主侧壁的顶端部分；并且，在所述步骤S103中，所述刻蚀工艺还同时部分去除所述主侧壁。

可选地，在所述步骤S105中，所述应力临近技术采用湿法刻蚀或干法刻蚀。

其中，所述湿法刻蚀采用的刻蚀液为H₃PO₄。

可选地，在所述步骤S103中，所述刻蚀工艺为部分去除所述栅极硬掩膜；并且，在所述步骤S105中，在部分或全部去除所述主侧壁的同时，还去除所述栅极硬掩膜的剩余部分。

其中，在所述步骤S105中，所述锗硅层与所述金属硅化物未受到损害。

可选地，在所述步骤S101中，还形成所述NMOS与所述PMOS的源极和漏极，并且所述步骤S101包括如下步骤：

步骤S1011：提供半导体衬底，在所述半导体衬底上形成NMOS和PMOS的栅极、位于所述栅极之上的栅极硬掩膜以及位于所述栅极两侧的间隙壁；

步骤S1012：在所述半导体衬底位于所述PMOS的栅极两侧的部分之中形成锗硅层；

步骤S1013：在所述间隙壁的两侧形成主侧壁，并在所述半导体衬底上形成所述NMOS和所述PMOS的源极与漏极；

步骤S1014：在所述NMOS和所述PMOS的源极与漏极之上形成金属硅化物。

可选地，在所述步骤S105之后还包括步骤S106：

在所述半导体衬底上依次形成接触孔刻蚀阻挡层和层间介电层，通过化学机械抛光去除所述层间介电层与所述接触孔刻蚀阻挡层高于所述栅极的部分。

本发明的半导体器件的制造方法，通过在进行应力临近技术之前增加一次掩膜工艺从而对栅极硬掩膜进行部分或全部去除，保证了在应力临近技术之后栅极硬掩膜完全被去除而金属硅化物以及锗硅层不会受到破坏，提高了半导体器件的性能和良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1D为现有技术中的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖面图；

图2A-图2E为本发明提出的半导体器件的制造方法的关键步骤形成的图形的示意性剖面图；

图3为本发明提出的一种半导体器件的制造方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

下面，参照图2A-图2E和图3来描述本发明提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图2A-图2E示出了本发明提出的半导体器件的制造方法的关键步骤形成的图形的示意性剖面图。

步骤A1：提供半导体衬底200，在所述半导体衬底200上形成NMOS和PMOS的栅极201、栅极硬掩膜202和间隙壁203，并形成位于所述PMOS的栅极201两侧的锗硅层205、位于所述间隙壁203两侧的主侧壁204以及位于所述NMOS和所述PMOS的源极与漏极区域的金属硅化物206，如图2A所示。

其中，栅极硬掩膜202的材料一般为氮化硅（SiN）。主侧壁204可以包括第一主侧壁1041和位于其外侧的第二主侧壁1042（如图1A所示），其中，第一主侧壁2041的材料为氧化硅，第二主侧壁2042的材料为氮化硅。当然，主侧壁204也可以为单层结构，其材料也可以为除氮化硅之外的其他材料，例如氮氧化硅。

在步骤A1中，还可以包括形成源极和漏极的步骤以及现有技术中的其他相关的步骤，此处不再赘述。

作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在所述半导体衬底中形成有浅沟槽隔离，所述浅沟槽隔离将半导体衬底分为NMOS部分和PMOS部分。所述半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。上述形成阱(well)结构、隔离结构、栅极结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。

示例性地，步骤A1通过如下子步骤实现：

步骤A11：提供半导体衬底200，在所述半导体衬底200上形成NMOS和PMOS的栅极201、位于栅极201之上的栅极硬掩膜202以及位于栅极201两侧的间隙壁203；

步骤A12：在所述PMOS的栅极201的两侧的半导体衬底上形成锗硅层205；

步骤A13：在所述间隙壁203的两侧形成主侧壁204，并在所述半导体衬底200上形成所述NMOS和所述PMOS的源极与漏极；

步骤A14：在所述NMOS和所述PMOS的源极与漏极之上形成金属硅化物206。

经过步骤A11至A14，形成的图形如图2A所示（图中未示出NMOS和PMOS的源极与漏极）。

在本实施例中，栅极201可以为普通栅极，也可以为高k金属栅极技术中的伪栅极。当栅极201作为伪栅极时，其一般包括位于半导体衬底上的高k介电层以及位于高k介电层之上的多晶硅。本实施例并不对栅极201的具体结构进行限制，其可以采用现有技术中的各种结构来实现。

步骤A2：在所述半导体衬底200上形成具有开口2071的掩膜层207，其中所述开口2071暴露出所述栅极硬掩膜202以及所述主侧壁204的顶端部分，如图2B所示。

开口2071用于在后续步骤中对栅极硬掩膜202以及主侧壁204进行刻蚀去除。在本实施例中，掩膜层207的开口2071也可以仅暴露出栅极硬掩膜202。

在本实施例中，掩膜层207可以为光刻胶，也可以为由光刻胶与位于其下的底部抗反射层（BARC）共同组成的复合层结构。一种形成掩膜层207的方法包括：在半导体衬底200上涂覆一层光刻胶层，对该光刻胶层进行曝光、显影形成掩膜层207。另一种形成掩膜层207的方法包括：在半导体衬底200上依次涂覆底部抗反射层和光刻胶层，对该光刻胶层进行曝光、显影形成具有开口的光刻胶，以该光刻胶为掩膜对所述底部抗反射层进行刻蚀形成掩膜层207。示例性地，在本实施例中，掩膜层207包括光刻胶与位于其下的底部抗反射层。其中，底部抗反射层的作用在于，对半导体衬底200的上表面进行平坦化。由于薄的掩膜层有利于进行曝光、刻蚀等工艺，而厚的掩膜层则有利于形成平坦的膜层，因此，掩膜层207的厚度需要被很好地控制。优选地，将掩膜层207的厚度控制在

步骤A3：通过刻蚀工艺全部或部分去除所述栅极硬掩膜202，并部分去除所述主侧壁204。

其中，图2C示出了全部去除栅极硬掩膜202并部分去除主侧壁204的情形。

在本实施例中，如果不在A3中，开口2071仅暴露出栅极硬掩膜202，则主侧壁204在本步骤中一般不会被去除。所述刻蚀工艺，可以为湿法刻蚀，也可以为干法刻蚀。示例性地，本实施例选用干法刻蚀。

其中，对于是全部还是部分去除栅极硬掩膜202，可以根据实际需要进行设定。为避免在后续的SPT工艺中对主侧壁204进行部分或全部去除时对栅极201造成不当的损害，优选为部分去除栅极硬掩膜202。

步骤A4：去除所述掩膜层207，如图2D所示。

其中，去除掩膜层207的方法，可以为灰化法或剥离法等各种方法，此处并不进行限制。

步骤A5：进行应力临近技术（SPT），部分或全部去除所述主侧壁204。

其中，图2E示出了在应力临近技术处理后，全部去除了主侧壁204的情形。

其中，在本实施例中，进行SPT所采用的刻蚀工艺可以为湿法刻蚀，也可以为干法刻蚀。湿法刻蚀采用的刻蚀液可以为磷酸（H₃PO₄）或其他合适的刻蚀液，干法刻蚀可以采用氟离子或其他气体作为刻蚀气体。

由于在步骤A3中，通过刻蚀工艺部分或全部去除了栅极硬掩膜202（某些情况下，部分去除了主侧壁204），因此，可以缩短刻蚀工艺的时间以避免对锗硅层205以及金属硅化物206造成破坏。也就是说，在SPT处理中，可以很容易地实现对主侧壁204的部分或全部刻蚀去除以及对剩余的栅极硬掩膜202（如果经过步骤A3有剩余的话）的去除，而不对锗硅层205及金属硅化物206造成损害。如图2E所示，经过步骤A5，主侧壁204被完全去除，但锗硅层205及金属硅化物206并未遭受损害。

由此可见，本实施例通过在进行应力临近技术之前增加一次掩膜工艺（包括步骤A2、A3和A4）对栅极硬掩膜202进行部分或全部去除，保证了在进行应力临近技术之后栅极硬掩膜202已经被完全去除而金属硅化物206以及锗硅层205不会遭受SPT工艺的破坏（即，可以很好地控制在SPT处理中完全去除栅极硬掩膜与避免对锗硅层及金属硅化物造成破坏之间的工艺余量），因而可以提高制得的半导体器件的性能和良率。

在本实施例中，进行SPT时，可以部分或全部去除主侧壁204。部分去除主侧壁，是指在厚度上去除一定厚度的主侧壁204使其变薄，例如，当主侧壁包括第一主侧壁2041和第二主侧壁2042时，仅去除第二主侧壁2042而保留第一主侧壁2041。其中，全部去除主侧壁204有利于提高应力临近技术的效果，提高对器件（主要指NMOS）的沟道施加的应力。在采用高k金属栅极技术时，部分去除主侧壁204，则有利于保护高k介电层，提高半导体器件的良率。当然，当采用普通栅极技术时，部分去除主侧壁204也可以起到保护栅极的作用。

由于在步骤A3中，通过刻蚀工艺部分或全部去除了栅极硬掩膜202（某些情况下，部分去除了主侧壁204），因此，在步骤A5的SPT处理中，相对于现有技术，可以减少一定的工艺时间。一般而言，当采用湿法刻蚀进行SPT时，工艺时间可以减小到现有技术的15%-60%；当采用干法刻蚀进行SPT时，工艺时间可以减小到现有技术的25%-80%。具体的时间减小程度，取决于步骤A3中对栅极硬掩膜202以及主侧壁204的具体去除情况以及与工艺时间相关的其他因素。

此外，在步骤A5之后，还可以包括步骤A6：在半导体衬底200上依次形成接触孔刻蚀阻挡层（CESL）以及层间介电层（ILD），并通过化学机械抛光（CMP）去除所述层间介电层以及所述接触孔刻蚀阻挡层高于所述栅极201的部分。

由于在步骤A5结束的时候，栅极硬掩膜202已经完全被去除，因此不会对形成ILD时的间隙填充造成影响；并且，不需要在CMP工艺中进行过度抛光，因此不会造成栅极201高度的减小。即，本实施例中，最终的栅极的高度比现有技术中的高。

本发明实施例的半导体器件的制造方法，通过在进行应力临近技术之前增加一次掩膜工艺从而对栅极硬掩膜进行部分或全部去除，保证了应力临近技术之后栅极硬掩膜被完全去除而金属硅化物以及锗硅层不会受到破坏，提高了半导体器件的性能和良率。

参照图3，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。

步骤S101：提供半导体衬底，在所述半导体衬底上形成NMOS和PMOS的栅极、栅极硬掩膜和间隙壁，并形成位于所述PMOS的栅极两侧的锗硅层、位于所述间隙壁两侧的主侧壁以及位于所述NMOS和所述PMOS的源极与漏极区域的金属硅化物；

步骤S102：在所述半导体衬底上形成具有开口的掩膜层，其中，所述开口暴露出所述栅极硬掩膜；

步骤S103：通过刻蚀工艺部分或全部去除所述栅极硬掩膜；

步骤S104：去除所述掩膜层；

步骤S105：进行应力临近技术，部分或全部去除所述主侧壁。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：

步骤S101：提供半导体衬底，在所述半导体衬底上形成NMOS和PMOS的栅极、栅极硬掩膜和间隙壁，并形成位于所述PMOS的栅极两侧的锗硅层、位于所述间隙壁两侧的主侧壁以及位于所述NMOS和所述PMOS的源极与漏极区域的金属硅化物；

步骤S102：在所述半导体衬底上形成具有开口的掩膜层，其中，所述开口暴露出所述栅极硬掩膜；

步骤S103：通过刻蚀工艺部分或全部去除所述栅极硬掩膜；

步骤S104：去除所述掩膜层；

步骤S105：进行应力临近技术，部分或全部去除所述主侧壁。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述掩膜层为光刻胶或者由光刻胶与位于其下的底部抗反射层组成的复合层结构。

3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述掩膜层的厚度为

4.如权利要求1所述的半导体器件的制造方法，其特征在于，

在所述步骤S102中，所述开口还暴露出所述主侧壁的顶端部分；并且，在所述步骤S103中，所述刻蚀工艺还同时部分去除所述主侧壁。

5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，所述应力临近技术采用湿法刻蚀或干法刻蚀。

6.如权利要求5所述的半导体器件的制造方法，其特征在于，所述湿法刻蚀采用的刻蚀液为H₃PO₄。

7.如权利要求1所述的半导体器件的制造方法，其特征在于，

在所述步骤S103中，所述刻蚀工艺为部分去除所述栅极硬掩膜；并且，在所述步骤S105中，在部分或全部去除所述主侧壁的同时，还去除所述栅极硬掩膜的剩余部分。

8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，所述锗硅层与所述金属硅化物未受到损害。

9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，还形成所述NMOS与所述PMOS的源极和漏极，并且所述步骤S101包括如下步骤：

步骤S1011：提供半导体衬底，在所述半导体衬底上形成NMOS和PMOS的栅极、位于所述栅极之上的栅极硬掩膜以及位于所述栅极两侧的间隙壁；

步骤S1012：在所述半导体衬底位于所述PMOS的栅极两侧的部分之中形成锗硅层；

步骤S1013：在所述间隙壁的两侧形成主侧壁，并在所述半导体衬底上形成所述NMOS和所述PMOS的源极与漏极；

步骤S1014：在所述NMOS和所述PMOS的源极与漏极之上形成金属硅化物。

10.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105之后还包括步骤S106：

在所述半导体衬底上依次形成接触孔刻蚀阻挡层和层间介电层，通过化学机械抛光去除所述层间介电层与所述接触孔刻蚀阻挡层高于所述栅极的部分。