CN101079380A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体结构及其制造方法。在所述半导体结构中，减少了多晶硅栅的多晶耗尽和寄生电容问题。所述结构还包括薄多晶栅和优化的深源/漏掺杂。所述方法改变了不同的注入步骤的次序并使制造没有剂量损失或掺杂渗透问题的结构成为可能。根据本发明，使用牺牲硬掩模盖层来阻挡高能量注入，并使用3－1隔离层(偏移隔离层、第一隔离层和第二隔离层)方案来优化源/漏掺杂分布。使用这个方法，注入到薄多晶硅栅的剂量可以增加，同时可以优化深源/漏注入而不用担心渗透问题。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体结构及其制造方法。更具体地，本发明涉及互补金属氧化物半导体(CMOS)结构，其包括薄多晶栅(poly gate，多晶硅栅)和在多晶栅覆盖区(footprint)处位于半导体衬底中的优化的深源/漏区。本发明还提供制造这样的CMOS结构的方法。
背景技术
在高性能逻辑电路中的性能提升依赖于“导通”电流的增加而不增加“关断”电流。由于器件尺度的缩小，更难实现性能提升。缩小的一个具体方面涉及减薄栅氧化物的物理厚度。对于给定的栅电压，穿过栅氧化物建立电场。如果栅氧化物被减薄了，则对于相同栅电压，电场的强度增加。在pFET器件的情况下，向所述栅极施加负电压以使所述器件“导通”。当所述器件处于“导通”状态时，沟道相对于它的多数载流子类型变为反型。由于在沟道中的反型电荷增加，栅极开始耗尽它的多数载流子。
在栅氧化物/多晶硅栅之间的界面处或附近的电荷载流子的耗尽(公知为多晶硅耗尽效应)已经成了互补金属氧化物半导体(CMOS)器件，尤其是pFET的问题。耗尽引起栅电介质厚度的实际增加，因此，负面地影响了器件性能。随着持续地减薄栅氧化物厚度，耗尽效应变得越来越重要，其原因是多晶硅耗尽效应也稍有加剧。
此外，在多晶栅(gate poly)和源/漏接触金属之间的电容也成为一个增加集成电路的延迟的因素。这个电容随着多晶高度而增加。
在传统的CMOS工艺中，多晶硅栅在自对准源/漏注入期间被掺杂，在随后的激活退火步骤期间被激活。选择用于现有技术的工艺的注入能量，使得掺杂剂原子不会很深地渗透到多晶硅栅电极中。因此，能通过注入到达栅电介质/多晶硅栅界面的掺杂剂的浓度相对较小(大约1018原子/每立方厘米或更小)。虽然扩散可以使更多的掺杂剂原子到达栅电介质/多晶硅栅界面，但在所述界面的掺杂剂浓度总是最低的。此外，位于栅电介质/多晶硅栅界面的掺杂剂原子的分布不均匀。
一种回避上述问题的方法是减薄多晶硅栅的厚度(也就是高度)以提高在栅电介质/多晶硅栅界面的激活的掺杂浓度，且降低在多晶硅栅和源/漏接触金属之间的电容。虽然可能减薄所述多晶硅栅的厚度，但对于深源/漏区的注入常常需要高能量(对于As，大约20keV或更大、对于B大约为5keV或更大、对于P大约为10keV或更大)以减小对于所述器件的外部电阻。通常，所述深源/漏注入是自对准工艺，其用多晶硅栅(和一些侧壁隔离层)掩蔽所述器件的沟道区。结果，被注入到深源/漏区中的剂量也被注入到多晶硅栅中。然而，薄多晶硅栅和高源/漏注入能量的结合导致了一些剂量可以渗透所述薄多晶硅和栅电介质进入到沟道区中，从而损坏所述器件的问题。
已经提出了一些将所述薄多晶硅与所述深源/漏注入分离的想法。例如，可以在所述薄多晶硅顶上使用硬掩模盖层使得高能量注入不会穿透整个叠层。这种办法的一个问题是将损失一些剂量在盖层中，并且在多晶硅中尤其在多晶硅栅和栅电介质之间的界面处，掺杂浓度将会降低。
鉴于以上所述，仍需要提供一种能够将所述薄多晶硅栅区的注入与所述深源/漏区分离的更好的技术，使得用于形成所述深源/漏区的剂量不穿透进器件沟道中，然而仍对薄多晶硅栅尤其在薄多晶硅栅和栅电介质之间的界面处提供高掺杂剂浓度。
发明内容
本发明提供了一种通过改变不同的注入步骤的次序来解决上述剂量损失问题的方法。根据本发明，使用一种牺牲硬掩模盖层来阻挡高能量注入以及使用3-1隔离层(偏移(off-set)隔离层、第一隔离层和第二隔离层)方案来优化源/漏掺杂分布。一般在形成所述第一隔离层后进行的缓冲注入被推迟到去除第二隔离层(这里也称作可弃隔离层，由于它在加工期间从结构上去除)和硬掩模盖层之后。使用这个方法，注入到薄多晶硅栅的剂量可以增加，同时可以优化深源/漏注入而不用担心穿透问题。在硬掩模盖层形成之前的栅预掺杂可以用来提高反型时栅电介质的厚度。
概括地，本发明的方法包括：
在半导体衬底的表面上形成至少一个图案化的栅叠层，所述至少一个图案化的栅叠层从下到上包括：栅电介质、厚度小于100nm的含多晶硅材料和硬掩模；
形成和至少一个图案化的栅叠层毗邻的偏移隔离层、第一隔离层和第二隔离层，其中，在形成所述偏移隔离层之后，形成源/漏扩展区，在形成所述第二隔离层之后，形成具有从半导体衬底的上表面测量的大约20nm或更大的深度和大约1019原子/每立方厘米或更大的掺杂浓度的深源/漏区；
去除所述第二隔离层和所述硬掩模，其中所述硬掩模的去除使含多晶硅材料暴露，所述硬掩模的去除和第二隔离层的去除在同一步骤中执行或在去除所述第二隔离层之后的另一步骤中执行；以及
向所述暴露的含多晶硅材料注入离子以向所述暴露的含多晶硅材料中提供大约1019原子/每立方厘米或更大的掺杂剂浓度。
本发明企图将至少一个nFET、至少一个pFET或者至少一个nFET和至少一个pFET的组合形成在同一半导体衬底上。
当形成至少一个nFET和至少一个pFET时，所述方法包括以下步骤：
在nFET器件区和pFET器件区中的每一个的半导体衬底的表面上形成至少一个图案化的栅叠层，在所述器件区中的每一个图案化的栅叠层从下到上包括：栅电介质、厚度小于100nm的含多晶硅材料和硬掩模；
形成和每一个器件区中的至少一个图案化的栅叠层毗邻的偏移隔离层、第一隔离层和第二隔离层，其中，在形成所述偏移隔离层之后，形成源/漏扩展区，在形成所述第二隔离层之后，形成具有从半导体衬底的上表面测量的大约20nm或更大的深度和大约1019原子/每立方厘米或更大的掺杂剂浓度的深源/漏区；
从所述每一个器件区去除所述第二隔离层和所述硬掩模，和去除第二隔离层在同一步骤或在去除第二隔离层之后的另一步骤中执行硬掩模的去除，以暴露每一个器件区中的含多晶硅材料；以及
向每一个器件区中的所述暴露的含多晶硅材料选择性地注入离子以向每一个所述器件区中的所述暴露的含多晶硅材料提供大约1019原子/每立方厘米或更大的掺杂剂浓度。
除了上述的一般方法外，本发明还涉及半导体结构，例如通过上述方法形成的CMOS结构。概括地来说，本发明的半导体结构包括至少一个位于半导体衬底上的场效应晶体管(FET)，所述至少一个FET包括图案化的叠层，其从下到上包括：栅电介质、厚度为大约100nm或更小的掺杂的含多晶硅材料，其中，所述掺杂的含多晶硅材料具有大约1019原子/每立方厘米或更大的掺杂剂浓度，并且所述半导体衬底包括具有从半导体衬底的上表面测量的大约20nm或更大的深度和大约1019原子/每立方厘米或更大的掺杂浓度的深源/漏区。
附图说明
图1A-1F是图解了本发明的一种实施方式的基本处理步骤的横截面图。
图2A-2F是图解了本发明的第二种实施方式的基本处理步骤的横截面图。
具体实施方式
下面将参照附图和下述说明详细地描述本发明，本发明提供了向薄多晶硅栅提供提高的掺杂剂剂量，同时优化在深源/漏区中的剂量的技术，以及通过这种技术形成的CMOS结构。注意本发明的附图只是用于说明的目的，因此它们不一定是按比例绘制的。
在下面的说明和附图中，说明并图解了本发明的优选的实施方式，其中在半导体衬底的表面上形成至少一个nFET和至少一个pFET。虽然作出了这样的说明和图解，本发明并不限于形成这样的CMOS结构。而是，本发明可以用来形成包括在衬底的表面上形成的至少一个pFET或至少一个nFET的CMOS结构。
参见图1A-1F，其图解了用于形成包括至少一个nFET和至少一个pFET的CMOS结构的本发明的第一种实施方式的基本处理步骤，其中向每一个FET的多晶硅栅提供提高的剂量，同时优化了提供给深源/漏区中的剂量。根据本发明，这是通过将含多晶硅材料的注入从深源/漏区的注入分开来实现的。
首先参见图1A，其图解了本发明使用的的初始结构10。如图所示，初始结构10包括半导体衬底12，其包括：至少一个nFET器件区14和至少一个pFET器件区16。所述至少一个nFET器件区14通过隔离区15和所述至少一个pFET器件区16部分地分隔。所述初始结构10还包括位于nFET器件区14和pFET器件区16中的衬底12的顶部的材料叠层18。所述材料叠层18从下到上包括：栅电介质20、含多晶硅材料22和氧化物硬掩模24。所述氧化物硬掩模24是牺牲盖层，其将在后面的处理步骤中被去除。
初始结构10的半导体衬底12包括任何半导体材料，例如包括：Si、SiGe、SiGeC、SiC、Ge合金、GaAs、InAs、InP和其它III/V或II/VI族化合物半导体。除了这些列出类型的半导体材料外，本发明还能想到这样的情况：其中半导体衬底12是叠层半导体比如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗(SGOI)。在本发明的一些实施方式中，优选地，半导体衬底12是由含硅半导体材料(即半导体材料中包括硅)来组成。所述半导体衬底12可以被掺杂、不被掺杂或同时包括被掺杂和未掺杂的区域。
还要注意所述半导体衬底12可以有应变、没有应变或同时包括有应变的区域和没有应变的区域。半导体衬底12还可以具有单晶向，或者，所述半导体衬底12可以是混合半导体衬底，即具有晶向不同的表面区域。例如，在nFET器件区14中的半导体衬底12可以具有为(100)的表面晶向，而在pFET器件区16中的半导体衬底可以具有为(110)的表面晶向。所述混合衬底可以具有体材料特性、类似SOI的特性或体材料特性和类似SOI的特性的组合。
在所述半导体衬底12中还可以有一个或多个隔离区15，比如，沟漕隔离区或场氧化物隔离(场氧隔离)区。一般在nFET器件区和pFET器件区之间的所述一个或多个隔离区通过使用半导体器件制造领域普通技术人员公知的传统工艺形成。
在处理过半导体衬底12后，将材料叠层18的栅电介质20形成在所述衬底的表面上。可以通过热生长工艺，例如氧化，来形成栅电介质20。或者，可以通过淀积工艺，例如化学汽相淀积(CVD)、等离子体辅助CVD、原子层或脉冲淀积(ALD或ALPD)、蒸镀、反应溅镀、化学溶液淀积或其它类似淀积工艺来形成栅电介质20。还可以使用上述工艺的任何组合来形成栅电介质20。
栅电介质20是由介电常数为大约4.0或更大(优选地，大于7.0)的绝缘材料(或材料叠层)组成。除非另有说明，这里所指的介电常数是相对于真空而言。注意SiO2一般具有大约为4.0的介电常数。具体地，本发明使用的栅电介质20包括但不限于：氧化物、氮化物、氮氧化物和/或硅酸盐(包括金属硅酸盐)、铝酸盐、钛酸盐和氮化物。在一种实施方式中，栅电介质20优选地由氧化物组成，比如SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3以及它们的混合物。在这些氧化物中，一般使用SiO2作为栅电介质材料。
栅电介质20的物理厚度可以变化，但是一般地，栅电介质20的厚度为大约0.5到大约10nm，更为常见的是从大约0.5到大约5nm。
在形成栅电介质20后，含多晶硅材料22使用公知的淀积工艺，例如物理汽相淀积(PVD)、CVD或蒸镀形成在栅电介质20上。如图1A所示，含多晶硅材料22形成与下伏栅电介质20之间的界面25。
含多晶硅材料22包括多晶硅、多晶硅锗或它们的多层。在这些材料中，含多晶硅材料22优选由多晶硅组成。在一些实施方式中，在本发明的此时，含多晶硅材料22未被掺杂。在另一些实施方式中，在本发明的此时，含多晶硅材料22被掺杂。可以使用原位(in-situ)掺杂淀积工艺，或在气相掺杂之后的淀积，或离子注入，来实现预掺杂。一般，使用的含多晶硅材料22是垂直厚度为大约100nm或更小、更常见的是大约10到50nm厚度的薄膜。
图1A图示的材料叠层18也包括形成在第一含多晶硅材料22顶部的氧化物硬掩模24。所述氧化物硬掩模24可以使用热处理，比如氧化来形成。或者，可以用淀积工艺，比如CVD、PECVD、PVD、原子层淀积、蒸镀或者化学溶液淀积来形成氧化物硬掩模24。还可以想到使用上述工艺的任意组合来形成氧化物硬掩模24。典型地，氧化物硬掩模24由低温氧化物(LTO)组成。
氧化物硬掩模24的厚度可以变化，这例如取决于所使用的形成所述材料层的技术。一般，材料叠层18的氧化物硬掩模24的厚度为大约10到大约1000nm，更为常见的是从大约50到大约100nm。
在提供图1A所示的初始结构10之后，材料叠层18被图案化以在每一个器件区中形成图案化的栅叠层26。根据本发明，在本发明的此时，在各种器件区中形成的每一个图案化的栅叠层从由下到上包括：栅电介质20、含多晶硅材料22和氧化物硬掩模24。
通过光刻和蚀刻形成例如图1B中所示的图案化的栅叠层26。所述光刻工艺包括向氧化物硬掩模24施加光致抗蚀剂(未图示)，使光致抗蚀剂在辐射图案下曝光，使用传统的抗蚀剂显影剂对曝光的光致抗蚀剂显影。一般使用干法蚀刻工艺比如反应离子蚀刻、离子束蚀刻或等离子体蚀刻来进行图案化的栅叠层26的蚀刻。或者，可以使用化学湿法蚀刻工艺来进行每一个栅叠层26的蚀刻。除了这些列明的蚀刻技术，本发明还可以想到使用这些技术的组合。
本发明此时也可以通过对每一个图案化的栅叠层26进行热氧化、氮化或者氮氧化工艺来钝化所述每一个图案化的栅叠层26。钝化步骤形成在材料叠层周围的薄层钝化材料(未图示)。这个步骤可以取代随后的隔离层形成步骤或是和随后的隔离层形成步骤结合使用。当与隔离层形成步骤结合使用时，在材料叠层钝化工艺之后形成隔离层。
在每一个器件区中形成图案化的栅叠层26之后，偏移隔离层28形成在其暴露的侧壁上。所得到的包括偏移隔离层28的结构也图示于图1B中。偏移隔离层28由绝缘体，比如氧化物、氮化物、氮氧化物和/或它们的任何组合组成，其中高度优选氧化物作为绝缘体。偏移隔离层28通过淀积和蚀刻来形成。偏移隔离层28的在它底部测量的宽度在大约0到大约30nm。
然后，本发明此时在衬底12中形成源/漏扩展区30和可选的晕圈注入区(未具体图示)。典型地，阻挡掩模在离子注入步骤中形成在一个器件区上，被去除，然后形成在结构上以保护接受前面的离子注入的其它器件区。通过离子注入和退火步骤形成源/漏扩展区30；所述退火步骤可以被延迟到在本发明的其它注入步骤之后进行。所述退火步骤用来激活由前面注入步骤注入的掺杂剂。用于离子注入和退火的条件为本领域普通技术人员公知。源/漏扩展区30使用传统扩展注入在深源/漏(S/D)注入之前形成。源/漏扩展区30具有大约1019原子/每立方厘米或更大的掺杂浓度(n型或p型)，更为优选的是具有大约1020原子/每立方厘米或更大的掺杂浓度。源/漏扩展区30和随后要形成的深源/漏区相比较浅。S/D扩展区的深度部分地由扩展离子注入的能量来确定。一般，对于As或P，以大约0.1keV到大约10keV的能量，对于Sb，以大约0.1keV到大约30keV的能量，对于B或BF2，以大约0.1keV到大约5keV的能量来进行扩展离子注入，其提供了在半导体衬底12的上表面下大约1到20nm的扩展结深。图1B还图示了在每一个图案化的栅区26的覆盖区(footprint)处的源/漏扩展区30。如图所示，源/漏扩展区的一个结边缘和偏移隔离层28的外边缘对齐，而其它结边缘和隔离区15的侧壁对齐。
图1C图示了在图案化的氧化物层34顶上形成第一隔离层36之后图1B的的结构。第一隔离层36和图案化的氧化物层34以图1C所示的方式毗邻和靠近偏移隔离层28。
通过首先向图1B所示的结构提供氧化物层比如LTO，形成图1C所示的结构。氧化物层随后通过湿法蚀刻被图案化以形成图案化的氧化物，其用作随后要形成的第一隔离层36的垫座。任何淀积工艺，包括例如CVD、PECVD或PVD，都可以用来形成所述氧化物层。所述氧化物层的刚淀积(as-deposited)厚度为大约1到大约30nm，更为理想地是具有大约2到大约20nm的刚淀积厚度。
在形成氧化物层之后，通过淀积和蚀刻形成第一隔离层36。具体地，第一隔离层是宽隔离层，其由氮化物、氮氧化物和/或两者的组合来组成。第一隔离层36的宽度必须足够宽，以使得源极和漏极硅化物接触部(随后要形成的)不会侵占图案化的栅叠层的边缘的下方。一般，当第一隔离层36具有在底部测量大约20到大约80nm的宽度时，源/漏硅化物接触部不会侵占图案化的栅叠层的边缘的下方。
注意在形成第一隔离层36或形成图案化的氧化物层34之后没有立刻进行注入。
图1D图示了在未图案化的氧化物层38顶部形成第二(可弃)隔离层40并随后形成深源/漏区42之后的图1C的结构。第二隔离层40和未图案化的氧化物层38以图1D所示的方式和第一隔离层36和图案化的氧化物层34毗邻和靠近。
通过首先向图1C所示的结构提供氧化物层38比如LTO，形成图1D所示的结构。形成所述氧化物层可以使用任何淀积工艺，例如包括CVD、PECVD或PVD。所述氧化物层38具有大约1到大约30nm的刚淀积厚度(as-deposited thickness)，更为理想地是具有大约2到大约20nm的刚淀积厚度。
在形成氧化物层38之后，通过淀积和蚀刻形成第二隔离层40。具体地，第二隔离层是可去除的宽隔离层，其由氮化物、氮氧化物和/或两者的组合来组成。第二隔离层40的宽度在底部测量大约20到大约80nm。
在3-1隔离层体系就位的情况下，通过离子注入和退火在衬底12中形成深源/漏区42。所述退火可以延迟到在随后的离子注入工艺之后进行，用以激活注入到衬底12中的掺杂剂。用于离子注入和退火的条件为本领域普通技术人员公知。典型地，阻挡掩模在离子注入步骤起见形成在器件区的其中一个上，被去除，然后形成在结构上以保护先前接受离子注入的其它器件区。深源/漏区42具有大约1019原子/每立方厘米或更大的掺杂浓度(n型或p型)，更为优选的是具有大约1020原子/每立方厘米的掺杂浓度。深源/漏区42和前面形成的源/漏扩展区30相比更深。深源/漏区42的深度部分地由使用的离子注入的能量来确定。一般，对于As，以大约20keV或更大的能量；对于P，以大约10keV或更大的能量；对于Sb，以大约30keV或更大的能量；对于B，以大约5keV或更大的能量；或者对于BF2,以大约8keV或更大的能量来进行深源/漏极离子注入，其提供了在半导体衬底12的上表面以下的大约20nm或更大，优选地，40nm或更大，更优选地，50nm或更大的结深。图1D还图示了存在于每一个图案化的栅区26的覆盖区(footprint)处的深源/漏区42。如图所示，深源/漏区42的一个结边缘和第二隔离层40的外边缘对齐，而另一结边缘和隔离区15的侧壁对齐。
图1E图解了在第二(可弃)隔离层40已经从结构上去除后图1D的结构。第二隔离层40使用在从结构上去除氮化物和/或氮氧化物时具有选择性的蚀刻工艺来去除第二隔离层40。例如，热磷酸可以用来将第二隔离层40从结构上去除。
本发明此时，使用选择性去除氧化物的蚀刻工艺将氧化物层38和氧化物硬掩模24从结构上去除。例如，HF可以用来将氧化物层38和氧化物硬掩模24从结构上去除。
现在进行桥接源/漏扩展区和深源/漏区42的缓冲注入。所述缓冲注入为可选的。虽然这样的注入是可选的，优选地，使用缓冲注入以在源/漏扩展区和深源/漏区42之间提供上述桥接。图1F中，缓冲注入区是由附图标记44来表示。缓冲注入区44通过离子注入来形成，其中离子注入对于As使用大约5keV到大约20keV的能量；对于BF2使用大约5keV到大约20keV的能量；对于B，使用大约1keV到大约5keV的能量；对于Sb，使用大约10keV到大约30keV的能量；对于P，使用大约2keV到大约10keV的能量，并使用足够的剂量用来提供大约1019原子/每立方厘米到大约1021原子/每立方厘米的掺杂浓度。在离子注入步骤之后可以是激活退火。典型地，在离子注入步骤期间，在其中一个器件区上形成阻挡掩模，将其去除，然后形成在结构上保护接受前面的离子注入的其它器件区。注意，在特定器件区中的缓冲区44、深源/漏区42和源/漏扩展区30具有相同的导电类型。
本发明此时进行将掺杂剂原子引入到每一个器件区中的暴露的含多晶硅材料22中的选择性离子注入。具体地，将n型掺杂剂引入到n型器件区14中的暴露的含多晶硅材料22中，而将p型掺杂剂引入到p型器件区16中的暴露的含多晶硅材料22中。注入顺序对于本发明并不关键。在这个工艺中，阻挡掩模用来在向一个器件中的暴露的含多晶硅材料22离子注入时，保护其它器件区中的暴露的含多晶硅材料22。去除所述阻挡掩模，形成另一个阻挡掩模以保护前面被离子注入的器件区，向前面受保护的含多晶硅材料22中进行第二离子注入。
在n型器件区14的情况下，将包含来自元素周期表(CAS版)的VA族中的至少一种原子的n型掺杂剂通过离子注入工艺和退火引入到暴露的含多晶硅材料22中。n型掺杂剂例如包括P、As、Sb或它们的混合物。用于离子注入的条件包括剂量要足以向nFET器件区14中的暴露的含多晶硅材料22提供大约1019原子/每立方厘米或更大的掺杂剂浓度。在栅电介质20和掺杂的暴露的含多晶硅材料之间的界面处也存在该掺杂剂浓度。更典型地，在本发明的此步骤引入大约1020原子/每立方厘米或更大的掺杂剂浓度。
在p型器件区16的情况下，用在本发明中的p型掺杂剂包括来自元素周期表(CAS版)的IIIA族中的至少一种原子，将其通过离子注入和退火引入到pFET器件区16中的暴露的含多晶硅材料22中。用于离子注入的条件包括剂量要足以向pFET器件区16中的暴露的含多晶硅材料22提供大约1019原子/每立方厘米或更大的掺杂剂浓度。在掺杂的含多晶硅材料/栅电介质界面处也存在该掺杂剂浓度。更具体地，在本发明的此步骤引入大约1020原子/每立方厘米或更大的掺杂剂浓度。
图1F中，附图标记50表示在nFET器件区14中的n掺杂的含多晶硅材料。附图标记52表示在pFET器件区16中的p掺杂的含多晶硅材料。
根据本发明，所述退火包括将此结构加热到大约650摄氏度或更高的温度，优选地，加热到大约800摄氏度或更高的温度。使用炉内退火、快速热退火、峰值退火(spike annealing)或激光退火来执行这种退火。退火持续的确切时间根据含多晶硅材料22的厚度以及所使用的退火工艺的类型而定。在激活退火工艺期间可以使用惰性气体，比如He、Ar或He-Ar。
进一步的CMOS处理，比如硅化接触部(源/漏和栅)以及使用金属互连的BEOL(后端线back-end-of-the-line)互连层的形成可以使用本领域普通技术人员公知的处理步骤形成。
现在参见图解了本发明的第二实施方式的图2A-2F。本发明的第二实施方式除了硬掩模材料的组分之外和第一实施方式相似。第二实施方式首先提供图2A中的初始结构10’。所述初始结构10’除了使用氮化物硬掩模24’而不是氧化物硬掩模24之外和图1A中的初始结构10相同。氮化物硬掩模24’通过传统淀积工艺，包括上述形成氧化物硬掩模24的传统淀积工艺来形成。氮化物硬掩模24’还可以通过氮化工艺来形成。氮化物硬掩模24’和氧化物硬掩模24的厚度范围相同。
图2B图示了在形成每一器件区中的图案化的栅叠层26、形成偏移隔离层28和形成源/漏扩展区30之后的结构。图2B中所示的元件由和图1B所示的第一实施方式中的元件相同的基本材料组成，并使用针对图1B所示的第一实施方式中的元件描述的技术来制造。
图2C图示了在形成第一隔离层36和图案化的氧化物层34之后的结构。图2C中所示的元件由和图1C中所示的第一实施方式中的元件相同的基本材料组成，并使用针对图1C所示的第一实施方式中的元件描述的技术来制造。
图2D图示了在形成第二隔离层40和第二图案化的氧化物层38’之后的结构。所述结构也包括深源/漏区42。图2D中所示的元件由和图1D中所示的第一实施方式中的元件相同的基本材料组成。除了在形成第二隔离层40之后各向异性蚀刻氧化物层38’形成第二图案化的氧化物层38’外，使用相同的基本处理步骤。所述各向异性蚀刻从部分衬底12以及氮化物硬掩模24’顶上去除氧化物层。
图2E图示了在使用相对氧化物而言选择性去除氮化物的蚀刻工艺去除了第二隔离层40之后的结构。在此蚀刻期间，氮化物硬掩模24’也被去除，暴露每一个图案化的栅区26的含多晶硅材料。
图2F图示了在执行从所述结构去除残余的第二图案化的氧化物38’的氧化物蚀刻之后、在执行缓冲注入(形成缓冲区44)之后以及在掺杂在每一个器件区中的暴露的含多晶硅材料之后的结构。通过使用相对于氮化物和/或多晶硅选择性去除氧化物＝的蚀刻工艺来进行氧化物蚀刻。注意在所述蚀刻期间，图2E中所示的在暴露的含多晶硅材料的上方的开口扩大了。所述缓冲注入和所述暴露的含多晶硅材料的掺杂和前面本发明的第一实施方式中描述的一样。
尽管结合本发明的优选的实施方式对本发明进行了具体地图示和说明，但是本领域的普通技术人员应当理解可以在不脱离本发明的实质范围的前体下进行形式和细节上的上述和其它改变。因此，本发明不局限于所描述和图解的具体形式和细节，而应视为在所附权利要求范围内。

Claims (20)

1、一种制造半导体结构的方法，包括：
在半导体衬底的表面上形成至少一个图案化的栅叠层，所述至少一个图案化的栅叠层从下到上包括：栅电介质、厚度小于100nm的含多晶硅材料和硬掩模；
形成和至少一个图案化的栅叠层毗邻的偏移隔离层、第一隔离层和第二隔离层，其中，在形成所述偏移隔离层之后，形成源/漏扩展区，在形成所述第二隔离层之后，形成具有从半导体衬底的上表面测量的大约20nm或更大的深度和大约1019原子/每立方厘米或更大的掺杂浓度的深源/漏区；
去除所述第二隔离层和所述硬掩模，其中所述硬掩模的去除使所述含多晶硅材料暴露，所述硬掩模的去除和第二隔离层的去除在同一步骤中执行或在去除所述第二隔离层之后的另一步骤中执行；以及
向所述暴露的含多晶硅材料注入离子以向所述暴露的含多晶硅材料提供大约1019原子/每立方厘米或更大的掺杂浓度。
2、如权利要求1所述的方法，其中所述硬掩模是氧化物硬掩模。
3、如权利要求2所述的方法，其中在去除所述第二隔离层之后的另一步骤中去除所述氧化物硬掩模。
4、如权利要求1所述的方法，其中所述硬掩模是氮化物硬掩模。
5、如权利要求4所述的方法，其中在去除所述第二隔离层的同时去除所述氮化物硬掩模。
6、如权利要求1所述的方法，还包括在所述半导体衬底中形成缓冲注入区，其将所述源/漏扩展区和所述深源/漏区桥接。
7、如权利要求1所述的方法，其中所述至少一个图案化的栅叠层包括在nFET器件区中的至少一个图案化的栅叠层和在pFET器件区中的至少一个图案化的栅叠层，所述器件区被位于所述半导体衬底中的隔离区部分地分隔。
8、如权利要求7所述的方法，其中在所述nFET器件区中的所述至少一个图案化的栅叠层在所述离子注入之后包括n型离子，且在所述pFET器件区中的所述至少一个图案化的栅叠层在所述离子注入之后包括p型离子，所述离子注入包括使用阻挡掩模的选择性离子注入工艺。
9、如权利要求1所述的方法，其中所述含多晶硅材料包括多晶硅。
10、一种形成半导体结构的方法，包括：
在nFET器件区和pFET器件区中的每一个中在半导体衬底的表面上形成至少一个图案化的栅叠层，所述器件区中的每一个图案化的栅叠层从下到上包括：栅电介质、厚度小于100nm的含多晶硅材料和硬掩模；
形成和每一个器件区中的所述至少一个图案化的栅叠层毗邻的偏移隔离层、第一隔离层和第二隔离层，其中，在形成所述偏移隔离层之后，形成源/漏扩展区，在形成所述第二隔离层之后，形成具有从半导体衬底的上表面测量的大约20nm或更大的深度和大约1019原子/每立方厘米或更大的掺杂浓度的深源/漏区；
从每一个所述器件区去除所述第二隔离层和所述硬掩模，其中所述硬掩模的去除使每一个器件区中的含多晶硅材料暴露，所述硬掩模的去除和第二隔离层的去除在同一步骤中执行或在去除所述第二隔离层之后的另一步骤中执行；以及
向每一个器件区中的所述暴露的含多晶硅材料选择性注入离子以向每一个所述器件区中的所述暴露的含多晶硅材料提供大约1019原子/每立方厘米或更大的掺杂浓度。
11、一种半导体结构，其包括：
位于半导体衬底上的至少一个场效应晶体管(FET)，所述至少一个FET包括图案化的叠层，其从下到上包括：栅电介质、厚度大约100nm或更小的掺杂的含多晶硅材料，其中所述掺杂的含多晶硅材料具有大约1019原子/每立方厘米或更大的掺杂浓度，所述半导体衬底包括具有从半导体衬底的上表面测量的大约20nm或更大的深度和大约1019原子/每立方厘米或更大的掺杂浓度的深源/漏区。
12、如权利要求11所述的半导体结构，其中所述掺杂的含多晶硅材料包括多晶硅、多晶硅锗或它们的多层。
13、如权利要求11所述的半导体结构，其中所述半导体衬底是具有不同晶向的混合衬底，其中在第一器件区中的晶向具有(100)晶向，而在不同的第二器件区中的晶向为(110)。
14、如权利要求11所述的半导体结构，其中所述至少一个FET包括被隔离区部分分隔的至少一个nFET和至少一个pFET。
15、如权利要求11所述的半导体结构，还包括位于每一个FET的侧壁上的偏移隔离层和位于和所述偏移隔离层毗邻和邻接的图案化的氧化物层上的第一隔离层。
16、如权利要求11所述的半导体结构，还包括位于所述半导体衬底中的源/漏扩展区。
17、如权利要求16所述的半导体结构，还包括位于所述半导体衬底中的缓冲注入区，所述缓冲注入区在所述源/漏扩展区和所述深源/漏区之间提供桥接。
18、如权利要求11所述的半导体结构，其中所述半导体衬底是体材料或绝缘体上半导体。
19、如权利要求11所述的半导体结构，其中所述栅电介质是介电常数为大约4.0或更大的绝缘体。
20、如权利要求11所述的半导体结构，其中所述掺杂的含多晶硅材料具有大约1020原子/每立方厘米或更大的掺杂浓度。
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Open date: 20071128