CN101055851A - 互补金属氧化物半导体及其形成方法 - Google Patents

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Abstract

本发明提供了使用能够在栅极电介质/多晶硅栅极界面提供高浓度的掺杂剂原子的气相掺杂工艺来控制CMOS结构中的多晶硅耗尽效应的方法，及使用该方法制作的包括如nFET与/或pFET的CMOS结构。所述方法包括：在位于半导体衬底上的栅极电介质表面上形成第一包含多晶硅的材料，第一包含多晶硅的材料厚度约50nm以下且与栅极电介质形成界面；通过气相掺杂将掺杂剂原子引入第一包含多晶硅的材料；在第一包含多晶硅的材料上形成掺杂的第二包含多晶硅的材料，掺杂的第二包含多晶硅的材料厚度大于第一包含多晶硅的材料；以及在半导体衬底上形成至少一个FET，至少一个FET包括自底部向顶部包含电极电介质、第一包含多晶硅的材料和第二包含多晶硅的材料的图案化叠层。

Description

互补金属氧化物半导体及其形成方法
技术领域
本发明涉及半导体结构及其制造方法。更具体而言，本发明涉及包括多晶硅栅极的互补金属氧化物半导体(CMOS)结构，其中均匀分布的高浓度掺杂剂存在于底部栅极电介质和多晶硅栅电极之间的界面。本发明还涉及这种CMOS结构的制造方法，其中气相掺杂被采用以提供栅极电介质/多晶硅界面处的所述掺杂剂。
背景技术
高性能逻辑电路中的性能增益依赖于增大“导通”电流而不增大“截止”电流。当器件尺寸按比例缩小时，性能增益越来越难以实现。按比例缩小的一个具体方面涉及减小栅极氧化物的物理厚度。对于特定的栅极电压，跨过栅极氧化物建立电场。如果栅极氧化物厚度减小，则对于相同的栅极电压，电场强度增大。对于pFET器件的情形，对栅极施加负电压以“导通”器件。当器件出于“导通”状态时，沟道相对于其多数载流子类型反型。当沟道中的反型电荷增大时，栅极多数载流子被耗尽。
栅极氧化物/多晶硅栅极之间界面处或附近的电荷载流子的耗尽(已知为多晶耗尽效应)已经成为互补金属氧化物半导体(CMOS)器件特别是pFET器件中的问题。耗尽导致栅极电介质厚度的实质上增大，由此对器件性能产生负面影响。随着栅极氧化物厚度的逐渐减小，耗尽的效果变得越来越重要，因为多晶耗尽效果增加极少变高。
在传统CMOS工艺中，多晶硅栅极在自对准源极/漏极注入过程中被掺杂，在随后激活退火步骤中被激活。现有技术工艺中使用的注入能量选择为使得掺杂剂原子不会穿透深入多晶硅栅电极内。因此，相对低浓度(约1018原子/cm3以下)的掺杂剂原子可以通过注入而达到栅极电介质/多晶硅栅极界面。尽管扩散会将更多掺杂剂原子带到栅极电介质/多晶硅界面，界面处的掺杂浓度总是最低。此外，存在于栅极电介质/多晶硅栅极界面的掺杂剂原子分布不均匀。
为了克服上述多晶耗尽效应，期望在栅极电介质/多晶硅栅极界面具有高浓度(约1019原子/cm3以上)的激活掺杂剂。现有技术注入分布的本质使得难以精确地将高浓度的掺杂剂置于该界面附近。
鉴于上述问题，需要一种能够提供在栅极电介质和上方的多晶硅栅极之间界面处具有高浓度掺杂剂原子的CMOS结构。
发明内容
本发明提供了使用能够在栅极电介质/多晶硅栅极界面提供高浓度的掺杂剂原子的气相掺杂工艺控制CMOS结构中的多晶硅耗尽效应的方法。用于描述栅极电介质/多晶硅栅极界面的掺杂剂原子时使用的术语“高浓度”是指约1019原子/cm3以上的n型或p型原子浓度。更典型地，气相掺杂工艺在栅极电介质/多晶硅栅极界面提供了约1020原子/cm3以上的n型掺杂剂或p型掺杂剂浓度。
除了在栅极电介质/多晶硅栅极界面提供高浓度掺杂剂原子之外，本发明方法还提供了在栅极电介质/多晶硅栅极界面获得均匀分布的掺杂的方法。在本申请全文使用的术语“均匀分布”是指与栅极电介质/多晶硅栅极界面距离5nm以内的掺杂剂原子的浓度基本上相同，例如掺杂剂含量变化小于2倍。
本发明可以用于在半导体衬底的表面上形成至少一个nFET、至少一个pFET、或者至少一个nFET与至少一个pFET的组合。通常形成pFET或者pFET与nFET的组合。
广义上说，本发明的方法包括：
在位于半导体衬底上的栅极电介质表面上形成第一包含多晶硅的材料，所述第一包含多晶硅的材料厚度约50nm以下且与所述栅极电介质形成界面；
通过气相掺杂将掺杂剂原子引入所述第一包含多晶硅的材料；
在所述第一包含多晶硅的材料上形成掺杂的第二包含多晶硅的材料，所述掺杂的第二包含多晶硅的材料厚度大于第一包含多晶硅的材料；以及
在所述半导体衬底上形成至少一个场效应晶体管(FET)，所述至少一个FET包括自底部向顶部包含所述电极电介质、所述第一包含多晶硅的材料和所述第二包含多晶硅的材料的图案化叠层。
更具体而言，且当至少一个nFET和至少一个pFET形成于半导体衬底的表面上时，本发明方法包括步骤：
在位于具有至少一个nFET器件和至少一个pFET器件的半导体衬底上的栅极电介质表面上形成第一包含多晶硅的材料，所述第一包含多晶硅的材料厚度约50nm以下且与所述栅极电介质形成界面；
通过气相掺杂将掺杂剂原子选择性地引入所述第一包含多晶硅的材料，其中n型掺杂剂引入位于所述至少一个nFET器件区域顶部上所述第一包含多晶硅的材料的区域内，p型掺杂剂引入位于所述至少一个pFET器件区域顶部上所述第一包含多晶硅的材料的另一个区域内；
在所述第一包含多晶硅的材料上形成第二包含多晶硅的材料，所述第二包含多晶硅的材料厚度大于第一包含多晶硅的材料；
选择性地掺杂所述第二包含多晶硅的材料，使得p型掺杂剂被提供到所述至少一个pFET器件区域顶部上的所述第二包含多晶硅的材料的区域内，n型掺杂剂被提供到所述至少一个nFET器件区域顶部上的所述第二包含多晶硅的材料的另一个区域内；以及
在所述半导体衬底上形成至少一个nFET和至少一个pFET，所述至少一个nFET包括自底部向顶部包含所述电极电介质、n型掺杂的所述第一包含多晶硅的材料和n型掺杂的所述第二包含多晶硅的材料的图案化叠层，所述至少一个pFET包括自底部向顶部包含所述电极电介质、p型掺杂的所述第一包含多晶硅的材料和p型掺杂的所述第二包含多晶硅的材料的图案化叠层。
除了上述方法之外，本发明还提供了使用上述工艺步骤制作的半导体结构，特别是CMOS结构。广义上说，本发明的CMOS结构包括：
位于半导体衬底上的至少一个场效应晶体管(FET)，所述至少一个FET自底部向顶部包含栅极电介质、掺杂的第一包含多晶硅的材料和掺杂的第二包含多晶硅的材料的图案化叠层，其中所述掺杂的第一包含多晶硅的材料厚度小于所述掺杂的第二包含多晶硅的材料，且其中所述掺杂的第一包含多晶硅的材料与所述栅极电介质形成界面，所述界面处的掺杂剂浓度约为1019原子/cm3以上。
在形成至少一个pFET和至少一个nFET的实施例中，本发明的CMOS结构包括：
位于半导体衬底上的至少一个nFET，所述至少一个nFET自底部向顶部包含栅极电介质、n型掺杂的第一包含多晶硅的材料和n型掺杂的第二包含多晶硅的材料的图案化叠层；以及
位于所述半导体衬底上的至少一个pFET，所述至少一个pFET自底部向顶部包含栅极电介质、p型掺杂的第一包含多晶硅的材料和p型掺杂的第二包含多晶硅的材料的图案化叠层，
其中所述n型和p型掺杂的第一包含多晶硅的材料厚度都小于所述n型和p型掺杂的第二包含多晶硅的材料，且其中所述n型和p型掺杂的第一包含多晶硅的材料与所述栅极电介质形成界面，所述界面处的掺杂剂浓度约为1019原子/cm3以上。
附图说明
图1A至1H为描述在半导体衬底表面上形成包括至少一个nFET和至少一个pFET的CMOS结构中使用的基本工艺步骤的示意图(剖面视图)。
具体实施方式
本发明提供了一种用于控制CMOS结构中多晶硅耗尽效应的技术以及使用该技术形成的所得的CMOS结构，现在将参照下述讨论和本申请附图更详细地描述本发明。注意，本申请的附图仅仅是出于说明的目的，因此附图不一定按比例绘制。
在下述描述和附图中，将描述和说明其中在半导体衬底表面上形成至少一个nFET和至少一个pFET的本发明优选实施例。尽管进行了这样的描述和说明，但是本发明不限于形成这种CMOS结构。相反，本发明可以用于在衬底表面上形成包括至少一个pFET或至少一个nFET的CMOS结构。
参考图1A至1H，这些图示说明了用于形成包括至少一个nFET和至少一个pFET的CMOS结构的本发明基本工艺，其中气相掺杂被用于控制各个FET的多晶硅耗尽效应。
首先参考图1A，该图示出了本发明中采用的初始结构10。如所示，初始结构10包括半导体衬底12，该半导体衬底包括至少一个nFET器件区域14和至少一个pFET器件区域16。初始结构10还包括在nFET器件区域14和pFET器件区域16中衬底12顶部上的材料叠层18。材料叠层18自底部向顶部包括栅极电介质20、第一包含多晶硅的材料22和硬掩模24。
初始结构10的半导体衬底12包括任何半导体材料，例如包括Si、SiGe、SiGeC、SiC、Ge合金、GaAs、InAs、InP、以及其他III/V或II/VI化合物半导体。除了这些所罗列类型的半导体材料之外，本发明还可以考虑半导体衬底12为分层半导体的情形，例如Si/SiGe、Si/SiC、绝缘体上硅(SOI)、或者绝缘体上锗硅(SGOI)。在本发明一些实施例中，半导体衬底12优选地由包含硅的半导体材料组成，即包括硅的半导体材料。半导体衬底12可以是掺杂的、非掺杂的、或者其中包含掺杂和非掺杂区域。
还要注意，半导体衬底12可以是应变的、非应变的、或者其中包含应变和非应变区域。半导体衬底12还可以具有单晶取向，或者备选地，衬底12可以是具有不同结晶取向的表面区域的复合半导体衬底。例如，nFET器件区域14内的半导体衬底12可具有为(100)的表面晶体取向，而pFET器件区域16内的半导体衬底12可具有为(110)的表面晶体取向。复合衬底可以具有体特性、类似SOI特性、或者体特性与类似SOI特性兼备的组合。
半导体衬底12例如还可以具有位于其中的一个或多个隔离区域(未示出)，例如沟槽隔离区域或者场氧化物隔离区域。通常存在于nFET器件区域和pFET器件区域之间的一个或多个隔离区域是通过半导体器件制造领域技术人员所公知的传统工艺形成的。
在半导体衬底12经过处理之后，材料叠层18的栅极电介质20形成于该衬底的表面上。栅极电介质20例如可以通过诸如氧化的热生长工艺形成。备选地，栅极电介质20例如可以通过诸如化学气相沉积(CVD)、等离子体辅助CVD、原子层或脉冲沉积(ALD或ALPD)、蒸镀、反应溅射、化学溶液沉积、或者其他沉积工艺的沉积工艺形成。栅极电介质20还可以通过上述工艺的任意组合形成。
栅极电介质20包括绝缘材料(或材料叠层)，该绝缘材料的介电常数约为4.0以上，优选地大于7.0。这里所述的介电常数是相对于真空的介电常数，除非另外声明。注意，SiO2通常具有约为4.0的介电常数。具体而言，本发明中采用的栅极电介质20包括但不限于氧化物、氮化物、氮氧化物与/或包含金属硅化物的硅化物、铝酸盐、钛酸盐和氮化钨。在一个实施例中，栅极电介质20例如优选包括氧化物，该氧化物例如为SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3、及其混合物。在这些氧化物中，通常使用SiO2作为栅极电介质材料。
栅极电介质20的物理厚度可变化，但是通常栅极电介质20厚度为约0.5至约10nm，更典型厚度为约0.5至约5nm。
在形成栅极电介质20之后，第一包含多晶硅的材料22例如通过诸如物理气相沉积(PVD)、CVD或蒸镀的已知沉积工艺形成于栅极电介质20上。如图1A所示，第一包含多晶硅的材料22与底部栅极电介质20形成界面25。
第一包含多晶硅的材料22包括多晶硅、多晶SiGe、或者其多层。在这些材料中，第一包含多晶硅的材料优选包括多晶硅。第一包含多晶硅的材料22在本发明的这个阶段是非掺杂的。通常，所使用的第一包含多晶硅的材料22是垂直厚度约为50nm以下的薄膜，更典型厚度为约10至约30nm。
图1A所示材料叠层18还包括形成于第一包含多晶硅的材料22顶部上的硬掩模24。硬掩模24例如可以使用诸如氧化、氮化或者氮氧化的热工艺形成。备选地，例如CVD、PECVD、PVD、原子层沉积、蒸镀或者化学溶液沉积的沉积工艺可以用于形成硬掩模24。前述技术的组合也可以用于形成硬掩模24。硬掩模24包括氧化物、氮化物、氮氧化物、或者包括其多层的任何组合。通常，硬掩模24包括氧化物例如低温氧化物(LTO)。
硬掩模24的厚度可以随例如形成该材料层所使用的技术以及硬掩模24内层的数目而变化。通常，材料叠层18的硬掩模24的厚度为约10至约1000nm，更典型的厚度为约50至约100nm。
在形成材料叠层18的硬掩模24之后，光敏抗蚀剂材料的均厚层(未示出)随后形成在硬掩模24顶部上。本发明中使用的光敏抗蚀剂材料包括传统的正型、负型或者混合型光敏抗蚀剂。光敏抗蚀剂材料通过包括例如旋转涂敷、CVD、PECVD、或者蒸镀的传统沉积工艺形成。在硬掩模24上形成光敏抗蚀剂材料的均厚层之后，光敏抗蚀剂材料进行光刻，该光刻包括将抗蚀剂曝光于期望的辐射图案以及使用传统的抗蚀剂显影剂显影被曝光的抗蚀剂材料。在本申请中，光刻工艺提供了图案化的光敏抗蚀剂材料，该图案化的光敏抗蚀剂材料位于nFET器件区域14或者pFET器件区域16中硬掩模24顶部上。在此处说明和描述的具体实施例中，图案化的光敏抗蚀剂材料位于pFET器件区域16中硬掩模24的顶部上，而nFET器件区域14内的硬掩模24未受保护。
nFET器件区域14内未受保护的硬掩模24随后通过蚀刻工艺被选择性地除去，该蚀刻工艺能够选择性地除去被暴露的硬掩模24，终止于底部的第一包含多晶硅的材料22的表面上。在执行选择性除去工艺之后形成的所得的结构例如示于图1B。形成图1B所示结构时执行的蚀刻工艺包括化学湿法蚀刻工艺或者例如反应离子蚀刻、离子束蚀刻或等离子体蚀刻的干法蚀刻。当化学湿法蚀刻工艺用于选择性地从nFET器件区域14除去暴露的硬掩模24时，例如HF的化学蚀刻剂可以用于除去硬掩模24的暴露部分。如所示，在执行该选择性除去工艺之后，nFET器件区域14内的下面的含多晶硅的材料22被暴露。蚀刻之后，利用传统抗蚀剂剥离工艺将图案化的光敏抗蚀剂材料从衬底剥离。
在本发明的这个阶段，包括至少一种选自元素周期表(CAS版)VA族的原子的n型掺杂剂利用气相掺杂工艺引入nFET器件区域14内暴露的包含多晶硅的材料22内。该n型掺杂剂包括例如P、As、Sb、或者其混合物。
用于将n型掺杂剂引入暴露的第一包含多晶硅的材料22内的气相掺杂工艺包括：将包含至少一种上述n型掺杂剂的气体(例如PH3或AsH3)提供到包括图1B所示结构的反应器，以及随后退火(即加热)该结构。退火扩散和激活暴露的第一包含多晶硅的材料22内的n型掺杂剂，使得高浓度的所述掺杂剂存在于界面25。术语“高浓度”具有上述的一般意义。
按照本发明，该退火包括将该结构加热到约500℃以上的温度，更优选地加热到约800℃以上的温度。使用炉内退火、快速热退火、峰值退火或者激光退火实施该退火。精确的退火时间取决于第一包含多晶硅的材料22的厚度以及所采用的退火工艺的类型而变化。在气相掺杂工艺中可以使用例如He、Ar、或He-Ar的惰性气体。
在将n型掺杂剂气相掺杂到第一包含多晶硅的材料22的暴露部分之后形成的结构示于图1C。在该图示中，参考数字26表示n型掺杂的第一包含多晶硅的材料。
图1D示出了除去位于pFET器件区域16内第一包含多晶硅的材料22顶部上的图案化硬掩模24之后的结果。使用从该结构选择性地除去剩余硬掩模24的传统剥离工艺，即化学蚀刻工艺，执行图案化硬掩模24的除去。
接着，且如图1E所示，第二图案化硬掩模24’形成于nFET器件区域14内n型掺杂的第一包含多晶硅的材料26的顶部上。第二图案化硬掩模24’包括用于第一硬掩模24的上述材料之一，且利用与上述相同的技术(即，沉积、光刻和蚀刻)进行制作。在所示具体实施例中，第二图案化硬掩模24’保护nFET器件区域14内的n型掺杂的第一包含多晶硅的材料26，同时暴露pFET器件区域16内的第一包含多晶硅的材料22。
在形成图1E所示结构之后，执行第二气相掺杂工艺。第二气相掺杂工艺将(与上面使用的掺杂相比)相反导电类型的掺杂剂引入暴露的包含多晶硅的材料22。在目前所示情形中，p型掺杂剂被引入暴露的包含多晶硅的材料22。本发明中采用的p型掺杂剂包括选自元素周期表(CAS版)IIIA族的至少一种原子，并利用气相掺杂工艺被引入pFET器件区域16内的暴露的第一包含多晶硅的材料22。该p型掺杂剂包括例如B、Al、Ga、或者其混合物。
用于将p型掺杂剂引入p型器件区域16内暴露的第一包含多晶硅的材料22内的气相掺杂工艺包括：将包含至少一种上述p型掺杂剂的气体(例如BH3或AsH3)提供到包括图1E所示结构的反应器，以及随后退火(即加热)该结构。退火扩散和激活暴露的第一包含多晶硅的材料22内的p型掺杂剂，使得高浓度的所述掺杂剂存在于界面25。术语“高浓度”具有上述的一般意义。
按照本发明，该退火包括将该结构加热到约500℃以上的温度，更优选地加热到约800℃以上的温度。使用炉内退火、快速热退火、峰值退火或者激光退火实施该退火。精确的退火时间取决于第一包含多晶硅的材料的厚度以及所采用的退火工艺的类型而变化。在气相掺杂工艺中可以使用例如He、Ar、或He-Ar的惰性气体。
在将p型掺杂剂气相掺杂到第一包含多晶硅的材料22的暴露部分之后形成的结构示于图1F。在该图示中，参考数字28表示p型掺杂的第一包含多晶硅的材料。
从去pFET器件区域14内第一包含多晶硅的材料22顶部去除第二图案化硬掩模24’。使用从该结构选择性地除去剩余硬掩模24’的传统剥离工艺，即化学蚀刻工艺，执行第二图案化硬掩模24’的除去。
在从该结构除去第一图案化硬掩模24’之后，第二包含多晶硅的膜(未示出)形成于n型掺杂的第一包含多晶硅的材料26和p型掺杂的第一包含多晶硅的材料28上方；第二多晶硅膜将最终变为图1G所示的层34和32。依据本发明，第二包含多晶硅的材料为厚度大于第一包含多晶硅的材料22的膜。具体而言，第二包含多晶硅的材料的厚度为约20nm以上，优选厚度为约20至约100nm。第二包含多晶硅的材料包括与第一包含多晶硅的材料22相同或不同的材料，并使用上述工艺之一形成。
在本发明的这个阶段，第二包含多晶硅的膜被选择性地蚀刻，使得p型掺杂剂提供到所述至少一个pFET器件区域16顶部上的所述第二包含多晶硅的材料的区域，n型掺杂剂提供到所述至少一个nFET器件区域14顶部上的所述第二包含多晶硅的材料的另一个区域。该选择性掺杂工艺包括一系列的掩模离子注入工艺，其中离子注入掩模形成于位于该器件区域之一内的材料层上，同时暴露其他器件区域内的材料叠层。恰当的掺杂剂离子随后被引入该器件区域之一的暴露的第二包含多晶硅的材料内。传统的离子注入条件被采用，使得大多数注入离子保留在暴露的第二包含多晶硅的材料内。该掩模随后被除去，另一个离子注入掩模形成于先前被离子注入的材料叠层上，且暴露的材料叠层随后经历另一个离子注入工艺。可以在各个离子注入步骤之后进行激活退火工艺(850℃以上)，或者可以在两个离子注入步骤之后都执行该激活退火。
注意，p型掺杂剂被选择性地注入pFET器件区域16内第二包含多晶硅的材料内，形成p型掺杂的第二包含多晶硅的材料32，而n型掺杂剂被选择性地注入nFET器件区域14内第二包含多晶硅的材料内，形成n型掺杂的第二包含多晶硅的材料34。执行该选择性离子注入步骤之后形成的所得的结构例如示于图1G。
图1H示出了在进一步的CMOS工艺之后形成的结构，其中至少一个nFET 36形成于nFET器件区域14内且至少一个pFET 38形成于nFET器件区域16内。该至少一个nFET 36包括自底部向顶部包含栅极电介质20、n型掺杂的第一包含多晶硅的材料26、和n型掺杂的第二包含多晶硅的材料34的图案化栅极叠层。该至少一个pFET 38包括自底部向顶部包含栅极电介质20、p型掺杂的第一包含多晶硅的材料28、和p型掺杂的第二包含多晶硅的材料32的图案化栅极叠层。依据本发明，各个FET都包含掺杂的第一包含多晶硅的材料和栅极电介质之间的界面25，所述界面内的掺杂剂浓度为约1019原子/cm3以上。更优选地，所述界面内的掺杂剂浓度为约1020原子/cm3至5×1021原子/cm3。
除了在栅极电介质/多晶硅栅极界面提供高浓度的掺杂剂原子之外，本发明方法还提供了在栅极电介质和上方的多晶硅栅极之间的界面获得均匀分布掺杂的方法。
图1H所示的图案化栅极叠层是通过光刻和蚀刻形成。光刻工艺包括：将光敏抗蚀剂材料(未示出)涂敷到n型和p型掺杂的第二包含多晶硅的材料；将该光敏抗蚀剂材料曝光于辐射图案；以及使用传统抗蚀剂显影剂显影被曝光的抗蚀剂。通常使用例如反应离子蚀刻、离子束蚀刻、或者等离子体蚀刻的干法蚀刻工艺执行对该图案化叠层的蚀刻。备选地，化学湿法蚀刻工艺可以用于蚀刻各个栅极叠层。除了所指定的这些蚀刻技术之外，本发明还可以使用这些蚀刻技术的任意组合。
在本发明的一些实施例中，在图案化之前，例如氧化物、氮化物、氮氧化物或者其多层的电介质盖层(未示出)形成于该n型和p型掺杂的第二包含多晶硅的材料顶部上。
各个FET还可包括至少一个间隙壁40，该间隙壁通常但并不总是形成在各个图案化栅极叠层的暴露侧壁上。该至少一个间隙壁40包括例如氧化物、氮化物、氮氧化物与/或其任意组合的绝缘体。该至少一个间隙壁40通过沉积和蚀刻而形成。该至少一个间隙壁40的宽度必须足够宽，使得源极和漏极硅化物接触(随后形成)不从下方蚕食图案化栅极叠层的边缘。通常，当该至少一个间隙壁40在底部测量的宽度为约20至约80nm时，源极/漏极硅化物不会从下方蚕食图案化栅极叠层的边缘。
在本发明的这个阶段，图案化的栅极叠层还可以通过进行热氧化、氮化或氮氧化工艺而被钝化。该钝化步骤在材料叠层周围形成薄层钝化材料(未示出)。该步骤可以替代或者结合先前的间隙壁形成步骤。当与间隙壁形成步骤结合使用时，在材料叠层钝化工艺之后进行间隙壁形成。
在本发明的这个阶段，源极/漏极扩散区域42随后形成于衬底12内。源极/漏极扩散区域42通过离子注入和退火步骤形成。可以使用提升的源极/漏极工艺。退火步骤用于激活先前注入步骤注入的掺杂剂。离子注入和退火的条件对于本领域技术人员而言是公知的。源极/漏极扩散区域42还可以包括在源极/漏极注入之前使用传统扩展注入形成的扩展注入区域。该扩展注入之后进行激活退火，或者备选地在扩展注入和源极/漏极注入期间注入的掺杂剂可以使用同一激活退火周期被激活。这里还可以考虑使用晕(halo)注入。
可以使用本领域技术人员公知的工艺步骤，执行例如形成硅化物接触(源极/漏极和栅极)的形成以及采用金属互连形成BEOL(后端)互连级的进一步CMOS工艺。
尽管已经参照优选实施例具体示出和描述了本发明，但是本领域技术人员应该理解，在不背离本发明的精神和范围的情况下可以进行形式和细节上的前述和其他变化。因此本发明不限于所描述和示出的确切形式和细节，而是由权利要求界定其范围。

Claims (20)

1.一种形成互补金属氧化物半导体结构的方法，包括：
在位于半导体衬底上的栅极电介质表面上形成第一包含多晶硅的材料，所述第一包含多晶硅的材料厚度约50nm以下且与所述栅极电介质形成界面；
通过气相掺杂将掺杂剂原子引入所述第一包含多晶硅的材料；
在所述第一包含多晶硅的材料上形成掺杂的第二包含多晶硅的材料，所述掺杂的第二包含多晶硅的材料厚度大于第一包含多晶硅的材料；以及
在所述半导体衬底上形成至少一个场效应晶体管，所述至少一个场效应晶体管包括自底部向顶部包含所述电极电介质、所述第一包含多晶硅的材料和所述第二包含多晶硅的材料的图案化叠层。
2.权利要求1的方法，其中所述第一和第二包含多晶硅的材料包括选自由多晶硅、多晶锗硅及其多层组成的组的相同或不同材料。
3.权利要求1的方法，其中所述气相掺杂包括提供包括p型掺杂剂或n型掺杂剂的气体以及退火。
4.权利要求3的方法，其中所述退火在约500℃以上的温度下执行。
5.权利要求1的方法，其中所述形成所述掺杂的第二包含多晶硅的材料包括沉积、离子注入和退火。
6.一种形成互补金属氧化物半导体结构的方法，包括：
在位于具有至少一个n型场效应晶体管器件和至少一个p型场效应晶体管器件的半导体衬底上的栅极电介质表面上形成第一包含多晶硅的材料，所述第一包含多晶硅的材料厚度约50nm以下且与所述栅极电介质形成界面；
通过气相掺杂将掺杂剂原子选择性地引入所述第一包含多晶硅的材料，其中n型掺杂剂引入位于所述至少一个n型场效应晶体管器件区域顶部上所述第一包含多晶硅的材料的区域内，p型掺杂剂引入位于所述至少一个p型场效应晶体管器件区域顶部上所述第一包含多晶硅的材料的另一个区域内；
在所述第一包含多晶硅的材料上形成第二包含多晶硅的材料，所述第二包含多晶硅的材料厚度大于第一包含多晶硅的材料；
选择性地掺杂所述第二包含多晶硅的材料，使得p型掺杂剂被提供到所述至少一个p型场效应晶体管器件区域顶部上的所述第二包含多晶硅的材料的区域内，n型掺杂剂被提供到所述至少一个n型场效应晶体管器件区域顶部上的所述第二包含多晶硅的材料的另一个区域内；以及
在所述半导体衬底上形成至少一个n型场效应晶体管和至少一个p型场效应晶体管，所述至少一个n型场效应晶体管包括自底部向顶部包含所述电极电介质、n型掺杂的所述第一包含多晶硅的材料和n型掺杂的所述第二包含多晶硅的材料的图案化叠层，所述至少一个p型场效应晶体管包括自底部向顶部包含所述电极电介质、p型掺杂的所述第一包含多晶硅的材料和p型掺杂的所述第二包含多晶硅的材料的图案化叠层。
7.权利要求6的方法，其中所述气相掺杂中使用的所述p型掺杂剂包括选自元素周期表IIIA族的至少一种原子，所述n型掺杂剂包括选自元素周期表VA族的至少一种原子。
8.权利要求6的方法，其中所述选择性掺杂包括掩模离子注入工艺。
9.权利要求6的方法，其中所述第一和第二包含多晶硅的材料包括选自由多晶硅、多晶锗硅及其多层组成的组的相同或不同材料。
10.权利要求6的方法，其中所述第一包含多晶硅的材料和所述栅极电介质在所述气相掺杂之后的掺杂剂浓度为约1019原子/cm3以上。
11.权利要求10的方法，其中所述第一包含多晶硅的材料和所述栅极电介质之间的所述界面具有均匀分布的掺杂剂浓度。
12.一种互补金属氧化物半导体结构，包括：
位于半导体衬底上的至少一个场效应晶体管，所述至少一个场效应晶体管自底部向顶部包含栅极电介质、掺杂的第一包含多晶硅的材料和掺杂的第二包含多晶硅的材料的图案化叠层，其中所述掺杂的第一包含多晶硅的材料厚度小于所述掺杂的第二包含多晶硅的材料，且其中所述掺杂的第一包含多晶硅的材料与所述栅极电介质形成界面，所述界面处的掺杂剂浓度为约1019原子/cm3以上。
13.权利要求12的互补金属氧化物半导体结构，其中所述第一和第二包含多晶硅的材料包括选自由多晶硅、多晶锗硅及其多层组成的组的相同或不同材料。
14.权利要求12的互补金属氧化物半导体结构，其中所述第一包含多晶硅的材料和所述栅极电介质之间的所述界面具有均匀分布的掺杂剂浓度。
15.权利要求12的互补金属氧化物半导体结构，其中所述场效应晶体管为p型场效应晶体管。
16.一种互补金属氧化物半导体结构，包括：
位于半导体衬底上的至少一个n型场效应晶体管，所述至少一个n型场效应晶体管自底部向顶部包含栅极电介质、n型掺杂的第一包含多晶硅的材料和n型掺杂的第二包含多晶硅的材料的图案化叠层；以及
位于所述半导体衬底上的至少一个p型场效应晶体管，所述至少一个p型场效应晶体管自底部向顶部包含栅极电介质、p型掺杂的第一包含多晶硅的材料和p型掺杂的第二包含多晶硅的材料的图案化叠层，
其中所述n型和p型掺杂的第一包含多晶硅的材料厚度都小于所述n型和p型掺杂的第二包含多晶硅的材料，且其中所述n型和p型掺杂的第一包含多晶硅的材料与所述栅极电介质形成界面，所述界面处的掺杂剂浓度约为1019原子/cm3以上。
17.权利要求16的互补金属氧化物半导体结构，其中所述第一和第二包含多晶硅的材料包括选自由多晶硅、多晶锗硅及其多层组成的组的相同或不同材料。
18.权利要求16的互补金属氧化物半导体结构，其中所述第一包含多晶硅的材料和所述栅极电介质之间的所述界面具有均匀分布的掺杂剂浓度。
19.权利要求16的互补金属氧化物半导体结构，其中所述半导体衬底是具有不同结晶取向的复合衬底，所述至少一个n型场效应晶体管器件区域内的晶体取向具有(100)晶体取向，所述至少一个p型场效应晶体管器件区域内的晶体取向具有(110)晶体取向。
20.权利要求16的互补金属氧化物半导体结构，其中所述界面的掺杂剂浓度为约1020原子/cm3至5×1021原子/cm3。
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