CN103367146B

CN103367146B - 半导体装置的制作方法

Info

Publication number: CN103367146B
Application number: CN201210084597.3A
Authority: CN
Inventors: 陈逸男; 徐文吉; 叶绍文; 刘献文
Original assignee: Nanya Technology Corp
Current assignee: Nanya Technology Corp
Priority date: 2012-03-27
Filing date: 2012-03-27
Publication date: 2015-12-16
Anticipated expiration: 2032-03-27
Also published as: CN103367146A

Abstract

本发明公开了一种半导体装置的制作方法，其步骤包括：提供一半导体基底，且半导体基底包括有一第一有源区以及一第二有源区。接着，依次于半导体基底上形成一含掺杂剂的第一导电层以及一未含掺杂剂的第二导电层。然后，对第一有源区的第二导电层进行一第一离子注入工艺，其中第一离子注入工艺所使用的掺杂剂与第一导电层的掺杂剂不同。

Description

半导体装置的制作方法

技术领域

本发明有关一种半导体装置的制作方法，特别是一种通过分段式离子注入工艺而完成掺杂导电层的半导体装置的制作方法。

背景技术

常见的半导体装置例如：金属氧化物半导体场效晶体管(Metal-Oxide-SemiconductorField-EffectTransistors；MOSFET)多数是利用多晶硅(Poly-silicon)材料来制作栅极，通常是先沉积未掺杂的多晶硅层，在实施光刻蚀刻工艺形成栅极的结构后，再分别进行P类型或N类型掺杂剂的注入工艺与活化工艺。然而，由于步骤较繁复，且热预算(thermalbudget)增加，因此，P型和N型晶体管之间的工艺范围(processwindow)的兼容性也较难控制。

此外，以多晶硅材料做为栅极结构的方法尚存在多晶硅栅极的空乏效应(polydepletioneffect)及硼穿透(boronpenetration)至信道区域等问题。当多晶硅栅极在反转阶段(Inversion)时，带电荷的载子会累积在多晶硅栅极与栅极介电层之间，使得靠近栅极介电层的部分多晶硅栅极表现犹如绝缘区域，造成等效栅极介电层的厚度增加，且有效栅极电容(EffectGateCapacitance)也会随之下降，进而降低栅极电容的总值，导致金氧半导体晶体管驱动能力的衰退。

因此，如何以简单的步骤制作一种可解决空乏效应的半导体装置，是半导体业界一项重要课题。

发明内容

有鉴于此，本发明公开一种半导体装置的制作方法，可以解决上述的空乏效应的问题。

根据本发明的一优选实施例，本发明提供一种半导体装置的制作方法，包括：首先，提供一半导体基底，且半导体基底包括有一第一有源区以及一第二有源区。接着，依次于半导体基底上形成一含掺杂剂的第一导电层以及一未含掺杂剂的第二导电层。然后，对第一有源区的第二导电层进行一第一离子注入工艺，其中第一离子注入工艺所使用的掺杂剂与第一导电层的掺杂剂不同。

本发明利用分段式离子注入工艺包括先形成含掺杂剂的第一导电层，对第一有源区的第二导电层进行一第一离子注入工艺，以及选择性对第二有源区的第二导电层进行一第二离子注入工艺，以完成具有不同导电型的栅极结构，使不同导电型的栅极结构均具有预定的掺杂剂浓度，以避免空乏效应的发生，有助于改善半导体装置的电性表现，此外，制造工艺的简化也可降低半导体装置的的生产成本。

附图说明

图1至图6为根据本发明的第一优选实施例所绘示的半导体装置的制作方法的示意图。

其中，附图标记说明如下：

10半导体基底12第一有源区

14第二有源区16井区

18介电层20第一导电层

22第二导电层24、26掩模层

28、30导电层32金属层

34第一栅极结构36第二栅极结构

38间隙壁39、40源极/漏极掺杂区

42NMOS晶体管44PMOS晶体管

46、48轻掺杂漏极区

具体实施方式

图1至图6为根据本发明的第一优选实施例所绘示的半导体装置的制作方法的示意图。如图1所示，首先，提供一半导体基底10，半导体基底10包括有一第一有源区12以及一第二有源区14，分别用来形成具有不同导电型的晶体管组件NMOS晶体管以及PMOS晶体管，且可预先形成一井区16于半导体基底10中。半导体基底10可包含例如一由硅、砷化镓、硅覆绝缘(SOI)层、外延层、硅锗层或其它半导体基底材料所构成的基底。根据本发明的优选实施例，半导体基底10可以是P型硅基底，且预先形成一N型井区16于第二有源区14的半导体基底10中。接着，形成一介电层18于半导体基底10上，介电层18可由利用热氧化或沉积等工艺所形成的硅氧化物、氮氧化物或介电常数大于4的高介电常数介电层等绝缘材料所构成。根据本发明的优选实施例，介电层18可以是利用热氧化方式成长的二氧化硅。

接着，依次于半导体基底10上形成一含掺杂剂的第一导电层20以及一未含掺杂剂的第二导电层22。全面性形成第一导电层20于半导体基底10上的方法包括进行一原位掺杂(in-situdoped)化学气相沉积(chemicalvapordeposition，CVD)法或一原位掺杂选择性外延成长工艺(selectiveepitaxialgrowth，SEG)，所形成的第一导电层20所含的掺杂剂包括P型掺杂剂例如硼(B)，但不以此为限，且第一导电层20的材料包括多晶硅等导电材料。根据本发明的优选实施例，第一导电层20是包括一硼掺杂剂的多晶硅层。形成第二导电层22的方法包括任何适当的化学气相沉积法，且第二导电层22的材料包括多晶硅等导电材料。根据本发明的优选实施例，第二导电层22是利用低压化学气相沉积(lowpressurechemicalvapordeposition，LPCVD)法，以硅甲烷(SiH₄)气体作为硅源，所形成的未含掺杂剂的多晶硅层。

随后，如图2所示，形成一掩模层24覆盖第二有源区14以及位于第二有源区14的第二导电层22，暴露第一有源区12以及位于第一有源区12的第二导电层22，并对第一有源区12的第二导电层22进行一第一离子注入工艺P1。其中，第一离子注入工艺P1所使用的掺杂剂与第一导电层20的掺杂剂不同，也就是说，当第一导电层20所含的掺杂剂是P型掺杂剂时，第一离子注入工艺P1所使用的掺杂剂是一N型掺杂剂，例如砷(As)或磷(P)；而当第一导电层20所含的掺杂剂是N型掺杂剂时，第一离子注入工艺P1所使用的掺杂剂是P型掺杂剂。掩模层24包括图案化光阻层，可用于保护第二有源区14的第二导电层22，使第二有源区14的第二导电层22在第一离子注入工艺P1完成后，仍维持未掺杂的状态。根据本发明的优选实施例，此时，位于第一有源区12的第一导电层20以及第二有源区14的第一导电20层均是包括硼掺杂剂的掺杂多晶硅层，位于第一有源区12的第二导电层22是包括磷掺杂剂的掺杂多晶硅层，而位于第二有源区14的第二导电层22是未包括掺杂剂的未掺杂多晶硅层。在第一离子注入工艺P1完成后，去除掩模层24。

如图3所示，接下来选择性形成一掩模层26覆盖第一有源区12以及位于第一有源区12的第二导电层22，暴露第二有源区14以及位于第二有源区14的第二导电层22，并选择性对第二有源区14的第二导电层22进行一第二离子注入工艺P2。其中，第二离子注入工艺P2所使用的掺杂剂与第一导电层20的掺杂剂相同，也就是说，当第一导电层20所含的掺杂剂是P型掺杂剂时，第二离子注入工艺P2所使用的掺杂剂也是一P型掺杂剂；而当第一导电层20所含的掺杂剂是N型掺杂剂时，第二离子注入工艺P2所使用的掺杂剂是N型掺杂剂。掩模层26包括图案化光致抗蚀剂层，可用于保护第一有源区12的第二导电层22，在进行第二离子注入工艺P2后，使第一有源区12的第二导电层22的掺杂剂仍不同于第一导电层20的掺杂剂。根据本发明的优选实施例，此时，位于第一有源区12的第一导电层20以及第二有源区14的第一导电层20均是包括硼掺杂剂的掺杂多晶硅层，位于第一有源区12的第二导电层22仍是包括磷掺杂剂的掺杂多晶硅层，而位于第二有源区14的第二导电层22是包括硼掺杂剂的掺杂多晶硅层。在第二离子注入工艺P2完成后，去除掩模层26。

如图4所示，为将第二导电层22的掺杂剂趋入(drive-in)并活化，可进一步进行一退火工艺，使第一有源区12中具有不同导电类型掺杂剂的第一导电层20与第二导电层22，可共同组成具有适当N型掺杂剂浓度轮廓分布的导电层28，此外，也使第二有源区14中具有相同导电类型掺杂剂的第一导电层20与第二导电层22，可共同组成具有适当P型掺杂剂浓度轮廓分布的导电层30。根据本发明的优选实施例，第二有源区14的导电层30与介电层18的界面的硼掺杂剂浓度可大于1E20dopants/cm²。在退火工艺完成后，再全面性形成一金属层32于导电层28/30上，金属层32可覆盖第一有源区12与第二有源区14。金属层32的设置可降低后续形成的晶体管的栅极的电阻值，以提升晶体管的电性表现。

如图5所示，随后，利用光刻蚀刻工艺，图案化金属层32、导电层28/30以及介电层18，以于第一有源区12中形成一第一栅极结构34以及于第二有源区14中形成一第二栅极结构36。接着，如图6所示，在第一栅极结构34以及第二栅极结构36的侧壁上分别形成间隙壁38，并且以第一栅极结构34、第二栅极结构36与间隙壁38作为屏蔽，进行第三离子注入工艺P3与第四离子注入工艺P4，以分别于第一栅极结构34以及第二栅极结构36的两侧的半导体基底10中形成源极/漏极掺杂区39/40，至此完成第一有源区12中的NMOS晶体管42以及第二有源区14中的PMOS晶体管44。此外，也可另外形成轻掺杂漏极(LDD)区46/48于第一栅极结构34以及第二栅极结构36两侧的半导体基底10中。形成间隙壁、轻掺杂漏极区以及源极/漏极掺杂区的顺序可依照制作工艺需求进行调整，不以此为限。还有，由于形成间隙壁、轻掺杂漏极区以及源极/漏极掺杂区的步骤为公知技术领域，因此其细节不再赘述。

综上所述，本发明利用分段式离子注入工艺包括先形成含掺杂剂的第一导电层，对第一有源区的第二导电层进行一第一离子注入工艺，以及选择性对第二有源区的第二导电层进行一第二离子注入工艺，以完成具有不同导电型的栅极结构，使不同导电型的栅极结构均具有预定的掺杂剂浓度，以避免空乏效应的发生，有助于改善半导体装置的电性表现，此外，制造工艺的简化也可降低半导体装置的的生产成本。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种半导体装置的制作方法，其特征在于，包含：

提供半导体基底，且所述半导体基底包括有第一有源区以及第二有源区；

依次在所述半导体基底上形成含掺杂剂的第一导电层以及未含掺杂剂的第二导电层，其中位于所述第一有源区以及第二有源区上的第一导电层具有同类型掺杂剂，其中所述第一导电层以及所述第二导电层包括多晶硅；

对所述第一有源区的所述第二导电层进行第一离子注入工艺，其中所述第一离子注入工艺所使用的掺杂剂与所述第一导电层的掺杂剂类型不同，使位于所述第一有源区上的所述第二导电层和所述第一导电层具有不同导电型；以及

对所述第二有源区的所述第二导电层进行第二离子注入工艺，其中所述第二离子注入工艺所使用的掺杂剂与所述第一导电层的掺杂剂类型相同，使位于所述第二有源区上的所述第二导电层和所述第一导电层具有相同导电型。

2.根据权利要求1所述的半导体装置的制作方法，其特征在于，还包括：

形成井区于所述半导体基底中。

3.根据权利要求1所述的半导体装置的制作方法，其特征在于，在形成所述第一导电层之前，还包括：

形成介电层于所述半导体基底上。

4.根据权利要求3所述的半导体装置的制作方法，其特征在于，在进行所述第二离子注入工艺之后，还包括：

进行退火工艺；

形成金属层于所述第二导电层上；以及

图案化所述金属层、所述第二导电层、所述第一导电层以及所述介电层，以在所述第一有源区中形成第一栅极结构以及于所述第二有源区中形成第二栅极结构。

5.根据权利要求4所述的半导体装置的制作方法，其特征在于，还包括：

分别在所述第一栅极结构以及所述第二栅极结构的两侧形成源极或漏极掺杂区。

6.根据权利要求1所述的半导体装置的制作方法，其特征在于，所述第一导电层包括一P型掺杂剂。

7.根据权利要求6所述的半导体装置的制作方法，其特征在于，所述P型掺杂剂包括硼掺杂剂。

8.根据权利要求1所述的半导体装置的制作方法，其特征在于，所述第一离子注入工艺所使用的掺杂剂包括N型掺杂剂。

9.根据权利要求8所述的半导体装置的制作方法，其特征在于，所述N型掺杂剂包括磷掺杂剂。