CN115732556A - 一种nmos器件、其制备方法及集成电路 - Google Patents

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Abstract

本申请公开了一种NMOS器件、其制备方法及集成电路。其中NMOS器包括半导体衬底、栅极氧化层以及栅极。其中，半导体衬底中包括P阱、源区、漏区、第一LDD区和第二LDD区；第一LDD区和第二LDD区均包括第一离子注入区和第二离子注入区；第一离子注入区通过第一离子注入形成，第一离子包括P离子；第二离子注入区通过对第一离子注入区进行第二离子注入形成，第二离子包括Ge离子。Ge原子比较大，可以产生缺陷，有利于第一离子的扩散，可以降低横向电场，改善HCI效应。并且，Ge原子比较大，载流子碰撞到Ge原子的几率变大，从而可以降低碰撞电离率，减少高能载流子数量，进一步改善HCI效应。

Description

一种NMOS器件、其制备方法及集成电路
技术领域
本申请涉及半导体技术领域，尤其涉及一种NMOS器件、其制备方法及集成电路。
背景技术
集成电路的器件尺寸随着工艺的发展不断微缩，带来性能提升与功耗降低的同时，由于微缩而带来的可靠性问题变得日益严峻。其中，器件的沟道横向电场强度随着器件尺寸的不断缩小而增加，特别是漏极附近的电场最强。当器件的特征尺寸缩小到亚微米级别时，漏极附近会出现热载流子(Hot Carrier Inject，HCI)效应。
HCI效应是指在高电场的作用下加速载流子的运动，从而将载流子变为具有高能量的热载流子，当热载流子具有的能量超过沟道和栅极氧化层界面的势垒高度时，热载流子能直接注入或通过隧穿效应进入栅极氧化层，使N型金属氧化物半导体(Negativechannel Metal Oxide Semiconductor，NMOS)器件的阈值电压Vth、线性区跨导gm等参数发生漂移或者退化，从而影响器件的可靠性，最终导致电路失效。
发明内容
本申请提供了一种NMOS器件、其制备方法及集成电路，旨在改善NMOS器件的热载流子效应。
第一方面，本申请提供了一种NMOS器件，该NMOS器包括半导体衬底、位于半导体衬底上的栅极氧化层以及位于栅极氧化层上的栅极。其中，半导体衬底中包括P阱、位于P阱中的源区、漏区、第一轻掺杂漏(Lightly Doped Drain，LDD)区和第二LDD区；第一LDD区位于源区和漏区之间，且第一LDD区与源区之间的距离小于第一LDD区与漏区之间的距离，第二LDD区位于源区和漏区之间，且第二LDD区与漏区之间的距离小于第二LDD区与源区之间的距离。第一LDD区和第二LDD区均包括第一离子注入区和第二离子注入区；第一离子注入区通过对P阱进行第一离子注入形成，第一离子可以包括磷(P)离子；第二离子注入区通过对第一离子注入区的表面浅层区进行第二离子注入形成，即第二离子注入区的离子注入深度小于第一离子注入区的离子注入深度，第二离子可以包括锗(Ge)离子。
在本申请中，由于第二离子注入区注入的第二离子为Ge离子，Ge离子的原子比较大，可以产生缺陷，有利于第一离子的扩散，从而使结深变深变缓，进而可以降低横向电场，改善HCI效应。并且，Ge原子可以挤占硅晶格位置，加上Ge原子比较大，载流子碰撞到Ge原子的几率变大，载流子平均自由程变小，载流子能量变小，从而可以降低碰撞电离率，减少高能载流子数量，进一步改善HCI效应。
本申请中，第一LDD区和第二LDD区位于源区和漏区之间，第一LDD区和第二LDD区的掺杂浓度小于源区和漏区的掺杂浓度，设置LDD区可以降低沟道与漏区、源区结合部位的浓度梯度，在一定程度上降低源区、漏区的电场强度，从而抑制HCI效应。
需要说明的是，本申请中离子注入深度是指离子由P阱表面向在P阱内部扩散的深度。
本申请对第一离子注入区和第二离子注入区的离子注入深度不作限定，只要保证第二离子注入区是在第一离子注入区浅层进行第二离子注入形成即可。示例性的，第二离子注入区的离子注入深度可以设置为5nm～100nm之间。
在具体实施时，第二离子的注入浓度低会导致改善效果低，注入浓度高会占Si的位置多。示例性的，第二离子的离子注入浓度可以控制在1e14～1e15 ions/cm2，本申请对此不作限定。
示例性的，在本申请中，所述第一离子还可以包括砷(As)离子，在此不作限定。
可选的，本申请中源区和漏区可以通过向半导体衬底进行离子注入形成，源区和漏区注入的离子为N型离子，例如P离子或As离子等+5价离子。源区和漏区相对第一LDD区和第二LDD区为重掺杂区，示例性的，源区和漏区的离子注入浓度比第一LDD区和第二LDD区的离子注入浓度多1～2个数量级。
示例性的，源区和漏区的离子注入深度可以比第一LDD区和第二LDD区的离子注入深度深，或者，源区和漏区的离子注入深度也可以比第一LDD区和第二LDD区的离子注入深度浅。
示例性的，为了进一步提升改善效果，第一LDD区中，第二离子注入区面向漏区的侧边相比第一离子注入区面向漏区的侧边向漏区延伸；第二LDD区中，第二离子注入区面向源区的侧边相比第一离子注入区面向源区的侧边向源区延伸。
可选地，第一LDD区中，第二离子注入区面向漏区的侧边与第一离子注入区面向漏区的侧边之间的距离可以设置为0～25nm；第二LDD区中，第二离子注入区面向源区的侧边与第一离子注入区面向源区的侧边之间的距离可以设置为0～25nm。
可选的，NMOS器件中还可以包括位于栅极和栅极氧化层的侧壁的侧墙，该侧墙可以采用氧化硅或氮化硅等至少一种材料形成，在此不作限定。
第二方面，本申请提供了一种集成电路，包括主板以及设置在所述主板上的如第一方面或第一方面的各种实施方式所述的NMOS器件。第二方面可以达到的技术效果可以参照上述第一方面中任一可能设计可以达到的技术效果说明，这里不再重复赘述。
第三方面，本申请提供了一种NMOS器件的制备方法，可以包括以下步骤：提供一半导体衬底，该半导体衬底中具有P阱；在所述有P阱上形成栅极氧化层；在所述栅极氧化层上形成栅极；在所述有P阱中形成源区、漏区、第一轻掺杂漏区和第二轻掺杂漏区。其中，第一LDD区位于源区和漏区之间，且第一LDD区与源区之间的距离小于第一LDD区与漏区之间的距离，第二LDD区位于源区和漏区之间，且第二LDD区与漏区之间的距离小于第二LDD区与源区之间的距离；所述第一轻掺杂漏区和所述第二轻掺杂漏区均包括第一离子注入区和第二离子注入区；所述第一离子注入区通过对所述半导体衬底进行第一离子注入形成，所述第一离子包括P离子或P离子和As离子；所述第二离子注入区通过对所述第一离子注入区进行第二离子注入形成，所述第二离子包括Ge离子；所述第一离子注入区的离子注入深度大于所述第二离子注入区的离子注入深度。
在本申请中，在所述P阱中形成第一轻掺杂漏区和第二轻掺杂漏区，可以包括：对所述P阱进行P离子或P离子和As离子注入形成所述第一LDD区的第一离子注入区和所述第二LDD区的第一离子注入区，即第一LDD区的第一离子注入区和所述第二LDD区的第一离子注入区同时形成。对所述第一LDD区的第一离子注入区进行Ge离子注入形成所述第一LDD区的第二离子注入区，同时对所述第二LDD区的第一离子注入区进行Ge离子注入形成所述第二LDD区的第二离子注入区，即第一LDD区的第二离子注入区和所述第二LDD区的第二离子注入区同时形成。由于第一离子注入之后进行第二离子注入，第一离子注入和第二离子注入采用同一光刻板，从而不用额外增加光刻板。且第二离子注入后，对第一离子注入区和第二离子注入区同时进行离子激活扩散工艺，不用额外增加针对第二离子的离子激活扩散工艺，因此工艺流程更简单，成本更低。
本申请对第一离子注入区和第二离子注入区的离子注入深度不作限定，只要保证第二离子注入区是在第一离子注入区浅层进行第二离子注入形成即可。示例性的，第二离子注入区的离子注入深度可以设置为5nm～100nm之间。
在具体实施时，第二离子的注入能量低会导致注入区域深度浅，注入能量高会对半导体衬底中Si破坏严重。示例性的，第二离子的注入能量可以控制在10kev～60kev。
在具体实施时，第二离子的注入浓度低会导致改善效果低，注入浓度高会占Si的位置多。示例性的，第二离子的离子注入浓度可以控制在1e14～1e15 ions/cm2，本申请对此不作限定。
在本申请中，由于Ge与Si为同族本征元素，且Ge注入剂量和能量并不大，因此对NMOS器件初始电学特性影响较小。
在制备时，为了使第一LDD区中，第二离子注入区面向漏区的侧边相比第一离子注入区面向漏区的侧边向漏区延伸，第二LDD区中，第二离子注入区面向源区的侧边相比第一离子注入区面向源区的侧边向源区延伸，第二离子的注入方向与半导体衬底法线之间的夹角大于0度。
可选地，第一LDD区中，第二离子注入区面向漏区的侧边与第一离子注入区面向漏区的侧边之间的距离可以设置为0～25nm；第二LDD区中，第二离子注入区面向源区的侧边与第一离子注入区面向源区的侧边之间的距离可以设置为0～25nm。
示例性的，第二离子的注入方向与半导体衬底法线之间的夹角设置为大于或等于10度、且小于或等于60度。
附图说明
图1为相关技术提供的NMOS器件的结构示意图；
图2为本申请一种实施例提供的NMOS器件的结构示意图；
图3为本申请一种实施例提供的NMOS器件的制备方法的流程图；
图4为本申请又一种实施例提供的NMOS器件的结构示意图；
图5为本申请又一种实施例提供的NMOS器件的结构示意图；
图6为本申请又一种实施例提供的NMOS器件的制备方法的流程图；
图7a～图7i为本申请实施例中NMOS器件的制备过程的结构示意图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。
应注意的是，在本说明书中，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本申请的描述中，需要说明的是，术语“中”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。本申请中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本发明保护范围内。本申请的附图仅用于示意相对位置关系不代表真实比例。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
本申请实施例提供的NMOS器件作为集成电路的元器件被广泛应用在各种场景中，例如，可以应用于逻辑、存储(例如Flash、DRAM等)、模拟、传感等各种功能的集成电路中。当然，本申请实施例中的NMOS也可以应用于其他类型的集成电路中，此处不再一一举例。
随着NMOS器件工艺尺寸的不断能缩小，漏极端电场密集(Electric FieldCrowding)会导致HCI效应。相关技术中，为了抑制HCI效应，在沟道末端和源漏极之间设置了LDD区。如图1所示，传统的具有LDD结构的NMOS器件1包括半导体衬底10、位于半导体衬底10上的栅极氧化层20以及位于栅极氧化层20上的栅极30。半导体衬底10中包括源区11、漏区12、第一LDD区13以及第二LDD区14。其中，第一LDD区13位于源区11和漏区12之间且靠近源区11，第二LDD区14位于源区11和漏区12之间且靠近漏区12，第一LDD区13以及第二LDD区14之间为沟道。
通过设置LDD结构可以降低沟道与漏、源极结合部位的浓度梯度，在一定程度上降低源、漏极的电场强度，从而抑制HCI效应。但是随着工艺的微缩，结深变浅，现有的LDD结构已无法有效降低漏区高电场，NMOS器件的HCI效应严重，导致NMOS器件的可靠性较差。
基于此，本申请提供了一种改善HCI效应的NMOS器件及其制备方法，解决NMOS器件由于HCI效应带来的可靠性问题。为了便于理解本申请技术方案，下面将结合附图和具体实施方式对本申请所提供的NMOS器件及其制备方法进行具体说明。
参见图2，图2为本申请实施例提供的一种NMOS器件的结构示意图。本申请实施例提供的NMOS器件100可以包括：半导体衬底110、位于半导体衬底110上的栅极氧化层120以及位于栅极氧化层120上的栅极130。其中，半导体衬底110中包括P阱101、位于P阱101中的源区111、漏区112、第一LDD区113和第二LDD区114；第一LDD区113位于源区111和漏区112之间且靠近源区111，即第一LDD区113与源区111之间的距离小于第一LDD区113与漏区112之间的距离，第二LDD区114位于源区111和漏区112之间且靠近漏区112，即第二LDD区114与漏区112之间的距离小于第二LDD区114与源区111之间的距离。其中，第一LDD区113包括第一离子注入区1131和第二离子注入区1132，第二LDD区114包括第一离子注入区1141和第二离子注入区1142；第一离子注入区1131和1141通过对P阱101进行第一离子注入形成，第一离子可以包括磷(P)离子；第二离子注入区1132和1142通过对第一离子注入区1131和1141的表面浅层区进行第二离子注入形成，即第二离子注入区1132和1142的离子注入深度S2小于第一离子注入区1131和1141的离子注入深度S1，第二离子可以包括锗(Ge)离子。
参见图3，图3为本申请实施例提供的NMOS器件的制备方法的一种流程示意图。该制备方法可以包括以下步骤：
S101、提供一半导体衬底，其中该半导体衬底中具有P阱。
在具体实施时，该半导体衬底可以是硅衬底，氮化镓、砷化镓和绝缘体上硅衬底中的一种，该半导体衬底可以是直接掺入P型离子(如硼B等+3价离子)形成P阱，也可以是在N型衬底上掺入P型离子(如硼B等+3价离子)形成P阱。
S102、在P阱上形成栅极氧化层。
示例性的，栅极氧化层可以采用二氧化硅(SiO2)等高介电常数材料形成。
S103、在栅极氧化层上形成栅极。
可选地，栅极可以采用多晶硅材料或者金属材料形成，在此不作限定。
示例性的，栅极可以通过化学气相沉积(Chemical Vapor Deposition，CVD)法在栅极氧化层上沉积多晶硅膜层形成。
S104、在P阱中形成源区、漏区、第一LDD区和第二LDD区。
参见图2，在P阱101中，第一LDD区113位于源区111和漏区112之间且靠近源区111，第二LDD区114位于源区111和漏区112之间且靠近漏区112。其中，第一LDD区113包括第一离子注入区1131和第二离子注入区1132，第二LDD区114包括第一离子注入区1141和第二离子注入区1142；第一离子注入区1131和1141通过对P阱101进行第一离子注入形成，第一离子可以包括磷(P)离子；第二离子注入区1132和1142通过分别对第一离子注入区1131和1141的表面浅层区进行第二离子注入形成，即第二离子注入区1132和1142的离子注入深度S2小于第一离子注入区1131和1141的离子注入深度S1，第二离子可以包括Ge离子。
示例性的，第一离子还可以包括砷(As)离子，例如第一离子为P离子和As离子，在此不作限定。
需要说明的是，本申请中离子注入深度是指离子由P阱表面向在P阱内部扩散的深度。
在本申请中，对P阱101进行第一离子注入形成第一离子注入区1131和1141后，对第一离子注入区1131和1141的表面浅层区进行第二离子注入形成第二离子注入区1132和1142，由于第二离子注入区1132和1142注入的第二离子为Ge离子，Ge离子的原子比较大，可以产生缺陷，有利于第一离子的扩散，从而使结深变深变缓，进而可以降低横向电场，改善HCI效应。并且，Ge原子可以挤占硅晶格位置，加上Ge原子比较大，载流子碰撞到Ge原子的几率变大，载流子平均自由程变小，载流子能量变小，从而可以降低碰撞电离率，减少高能载流子数量，进一步改善HCI效应。
本申请对第一离子注入区和第二离子注入区的离子注入深度不作限定，只要保证第二离子注入区是在第一离子注入区浅层进行第二离子注入形成即可。示例性的，第二离子注入区的离子注入深度可以设置为5nm～100nm之间。
在具体实施时，第二离子的注入能量低会导致注入区域深度浅，注入能量高会对半导体衬底中Si破坏严重。示例性的，第二离子的注入能量可以控制在10kev～60kev。
在具体实施时，第二离子的注入浓度低会导致改善效果低，注入浓度高会占Si的位置多。示例性的，第二离子的离子注入浓度可以控制在1e14～1e15ions/cm2，本申请对此不作限定。
在本申请中，由于Ge与Si为同族本征元素，且Ge注入剂量和能量并不大，因此对NMOS器件初始电学特性影响较小。
在本申请中，在所述P阱中形成第一LDD区和第二LDD区，可以包括：对所述P阱进行P离子或P离子和As离子注入形成所述第一LDD区的第一离子注入区和所述第二LDD区的第一离子注入区，即第一LDD区的第一离子注入区和所述第二LDD区的第一离子注入区同时形成。对所述第一LDD区的第一离子注入区进行Ge离子注入形成所述第一LDD区的第二离子注入区，同时对所述第二LDD区的第一离子注入区进行Ge离子注入形成所述第二LDD区的第二离子注入区，即第一LDD区的第二离子注入区和所述第二LDD区的第二离子注入区同时形成。由于第一离子注入之后进行第二离子注入，第一离子注入和第二离子注入采用同一光刻板，从而不用额外增加光刻板。且第二离子注入后，对第一离子注入区和第二离子注入区同时进行离子激活扩散工艺，不用额外增加针对第二离子的离子激活扩散工艺，因此工艺流程更简单，成本更低。
可选的，本申请中源区111和漏区112可以通过向P阱101进行离子注入形成，源区111和漏区112注入的离子为N型离子，例如P离子或As离子等+5价离子。源区111和漏区112相对第一LDD区113和第二LDD区114为重掺杂区，示例性的，源区111和漏区112的离子注入浓度比第一LDD区113和第二LDD区114的离子注入浓度多1～2个数量级。
示例性的，如图4所示，源区111和漏区112的离子注入深度可以比第一LDD区113和第二LDD区114的离子注入深度深；或者，如图5所示，源区111和漏区112的离子注入深度也可以比第一LDD区113和第二LDD区114的离子注入深度浅。
可选的，参见图4和图5，NMOS器件100中还可以包括位于栅极130和栅极氧化层120的侧壁的侧墙131，该侧墙131可以采用氧化硅或氮化硅等至少一种材料形成，在此不作限定。
示例性的，为了进一步提升改善效果，参见图4和图5，第一LDD区113中，第二离子注入区1132面向漏区112的侧边相比第一离子注入区1131面向漏区112的侧边向漏区112延伸；第二LDD区114中，第二离子注入区1142面向源区111的侧边相比第一离子注入区1141面向源区111的侧边向源区111延伸。
可选地，如图4和图5所示，第一LDD区113中，第二离子注入区1132面向漏区112的侧边与第一离子注入区1131面向漏区112的侧边之间的距离L1可以设置为0～25nm；第二LDD区114中，第二离子注入区1142面向源区111的侧边与第一离子注入区1141面向源区111的侧边之间的距离L2可以设置为0～25nm。
在制备时，为了使第一LDD区中，第二离子注入区面向漏区的侧边相比第一离子注入区面向漏区的侧边向漏区延伸，第二LDD区中，第二离子注入区面向源区的侧边相比第一离子注入区面向源区的侧边向源区延伸，第二离子的注入方向与半导体衬底法线之间的夹角大于0度。
示例性的，第二离子的注入方向与半导体衬底法线之间的夹角设置为大于或等于10度且小于或等于60度。
为方便理解本申请实施例提供的NMOS器件，下面结合附图详细说明其制备方法。在本申请实施例中，NMOS器件可采用如下制备方法制备而成，参考图6结合图7a～图7i，图6为本申请一种实施例提供的场效应管的制备方法的流程示意图。该方法包括以下步骤：
步骤S201、在半导体衬底110中形成P阱101，形成如图7a所示的结构。
步骤S202、在P阱101上形成栅极氧化层120，形成如图7b所示的结构。
步骤S203、在栅极氧化层120上形成栅极130，形成如图7c所示的结构。
步骤S204、去除部分栅极氧化层120和栅极130，保留预设位置处的栅极氧化层120和栅极130，形成如图7d所示的结构。
步骤S205、对栅极130表面进行热氧化处理，形成氧化保护膜1311，从而形成如图7e所示的结构。
步骤S206、以栅极130为自对准条件，对栅极130两侧的P阱101进行第一离子注入，形成第一离子注入区1131和1141，从而形成如图7f所示的结构。
步骤S207、以栅极130为自对准条件，分别对第一离子注入区1131和1141的浅层区进行第二离子注入，形成第二离子注入区1132和1142，从而形成如图7g所示的结构。
示例性的，第二离子的注入方向与半导体衬底法线之间的夹角设置为大于或等于10度且小于或等于60度。
步骤S208、对注入第一离子和第二离子的半导体衬底110进行离子激活扩散工艺。
步骤S209、在栅极130和栅极氧化层120的侧壁形成绝缘层1312，氧化保护膜1311和绝缘层1312构成侧墙131，形成如图7h所示的结构。
示例性的，氧化保护膜1311和绝缘层1312可以采用氧化硅或氮化硅等材料形成。氧化保护膜1311和绝缘层1312的材料可以相同，也可以不相同，在此不作限定。
步骤S210、以侧墙131为自对准条件，对侧墙131两侧的P阱101进行离子注入，形成源区111和漏区112，从而形成如图7i所示的结构。
本申请通过增加步骤S207分别对第一离子注入区1131和1141的表面浅层区进行第二离子注入形成第二离子注入区1132和1142，由于第二离子注入区1132和1142注入的第二离子为Ge离子，Ge离子的原子比较大，可以产生缺陷，有利于第一离子的扩散，从而使结深变深变缓，进而可以降低横向电场，改善HCI效应。并且，Ge原子可以挤占硅晶格位置，加上Ge原子比较大，载流子碰撞到Ge原子的几率变大，载流子平均自由程变小，载流子能量变小，从而可以降低碰撞电离率，减少高能载流子数量，进一步改善HCI效应。并且，由于第一离子注入之后直接进行第二离子注入，第一离子注入和第二离子注入可以采用同一光刻板，从而不用额外增加光刻板。且对第一离子注入区和第二离子注入区同时进行离子激活扩散工艺，不用额外增加针对第二离子的离子激活扩散工艺，因此工艺流程更简单，成本更低。
需要说明的是，本申请中除了步骤S207，对其它步骤所采用的工艺不作限定，可以为任何公知的方法。
基于同一技术构思，本申请实施例还提供了一种集成电路，包括主板和本申请上述实施例提供的任一种NMOS器件，该NMOS器件设置在主板上。由于该集成电路解决问题的原理与前述一种NMOS器件相似，因此该集成电路的实施可以参见前述NMOS器件的实施，重复之处不再赘述。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (17)

1.一种NMOS器件，其特征在于，包括：
半导体衬底，所述半导体衬底中包括P阱、以及位于所述P阱中的源区、漏区、第一轻掺杂漏区和第二轻掺杂漏区，所述第一轻掺杂漏区位于所述源区和所述漏区之间且其距离所述源区的距离小于其距离所述漏区的距离，所述第二轻掺杂漏区位于所述源区和所述漏区之间且其距离所述漏区的距离小于其距离所述源区的距离；
栅极氧化层，所述栅极氧化层位于所述P阱上；
栅极，所述栅极位于所述栅极氧化层上；
其中，所述第一轻掺杂漏区和所述第二轻掺杂漏区均包括第一离子注入区和第二离子注入区；所述第一离子注入区通过对所述P阱进行第一离子注入形成，所述第一离子包括磷离子；所述第二离子注入区通过对所述第一离子注入区进行第二离子注入形成，所述第二离子包括锗离子；所述第一离子注入区的离子注入深度大于所述第二离子注入区的离子注入深度。
2.如权利要求1所述的NMOS器件，其特征在于，所述第二离子注入区的离子注入深度为5nm～100nm。
3.如权利要求1或2所述的NMOS器件，其特征在于，所述第二离子的离子注入浓度为1e14～1e15 ions/cm2。
4.如权利要求1-3任一项所述的NMOS器件，其特征在于，所述第一轻掺杂漏区中，所述第二离子注入区面向所述漏区的侧边相比所述第一离子注入区面向所述漏区的侧边向所述漏区延伸；
所述第二轻掺杂漏区中，所述第二离子注入区面向所述源区的侧边相比所述第一离子注入区面向所述源区的侧边向所述源区延伸。
5.如权利要求4所述的NMOS器件，其特征在于，所述第一轻掺杂漏区中，所述第二离子注入区面向所述漏区的侧边与所述第一离子注入区面向所述漏区的侧边之间的距离为0～25nm；
所述第二轻掺杂漏区中，所述第二离子注入区面向所述源区的侧边与所述第一离子注入区面向所述源区的侧边之间的距离为0～25nm。
6.如权利要求1-5任一项所述的NMOS器件，其特征在于，还包括位于在所述栅极氧化层和所述栅极氧化层的侧壁的侧墙。
7.如权利要求1-6任一项所述的NMOS器件，其特征在于，所述第一离子还包括砷离子。
8.一种集成电路，其特征在于，包括主板和设置在所述主板上的如权利要求1-7任一项所述的NMOS器件。
9.一种NMOS器件的制备方法，其特征在于，包括：
提供一半导体衬底，所述半导体衬底中具有P阱；
在所述P阱上形成栅极氧化层；
在所述栅极氧化层上形成栅极；
在所述P阱中形成源区、漏区、第一轻掺杂漏区和第二轻掺杂漏区；
其中，所述第一轻掺杂漏区位于所述源区和所述漏区之间且其距离所述源区的距离小于其距离所述漏区的距离，所述第二轻掺杂漏区位于所述源区和所述漏区之间且其距离所述漏区的距离小于其距离所述源区的距离；所述第一轻掺杂漏区和所述第二轻掺杂漏区均包括第一离子注入区和第二离子注入区；所述第一离子注入区通过对所述P阱进行第一离子注入形成，所述第一离子包括磷离子；所述第二离子注入区通过对所述第一离子注入区进行第二离子注入形成，所述第二离子包括锗离子；所述第一离子注入区的离子注入深度大于所述第二离子注入区的离子注入深度。
10.如权利要求9所述的制备方法，其特征在于，在所述P阱中形成第一轻掺杂漏区和第二轻掺杂漏区，包括：
对所述P阱进行第一离子注入形成所述第一轻掺杂漏区的第一离子注入区和所述第二轻掺杂漏区的第一离子注入区，所述第一离子包括磷离子或磷离子和砷离子；
对所述第一轻掺杂漏区的第一离子注入区进行第二离子注入形成所述第一轻掺杂漏区的第二离子注入区，同时并对所述第二轻掺杂漏区的第一离子注入区进行第二离子注入形成所述第二轻掺杂漏区的第二离子注入区，所述第二离子包括锗离子；所述第一离子注入区的离子注入深度大于所述第二离子注入区的离子注入深度。
11.如权利要求9或10所述的制备方法，其特征在于，所述第二离子注入区的离子注入深度为5nm～100nm。
12.如权利要求9-11任一项所述的制备方法，其特征在于，所述第二离子的离子注入能量为10kev～60kev。
13.如权利要求9-12任一项所述的制备方法，其特征在于，所述第二离子的离子注入浓度为1e14～1e15 ions/cm2。
14.如权利要求9-13任一项所述的制备方法，其特征在于，所述第二离子的注入方向与所述半导体衬底法线之间的夹角大于0度，以使所述第一轻掺杂漏区中，所述第二离子注入区面向所述漏区的侧边相比所述第一离子注入区面向所述漏区的侧边向靠近所述漏区一侧延伸，所述第二轻掺杂漏区中，所述第二离子注入区面向所述源区的侧边相比所述第一离子注入区面向所述源区的侧边向靠近所述源区一侧延伸。
15.如权利要求14所述的制备方法，其特征在于，所述第一轻掺杂漏区中，所述第二离子注入区面向所述漏区的侧边与所述第一离子注入区面向所述漏区的侧边之间的距离为0～25nm；
所述第二轻掺杂漏区中，所述第二离子注入区面向所述源区的侧边与所述第一离子注入区面向所述源区的侧边之间的距离为0～25nm。
16.如权利要求14所述的制备方法，其特征在于，所述第二离子的注入方向与所述半导体衬底法线之间的夹角大于或等于10度、且小于或等于60度。
17.如权利要求9-16任一项所述的制备方法，其特征在于，所述第一离子还包括砷离子。
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