CN117556777B - 芯片的三维建模方法、装置、电子设备及存储介质 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 100
- 238000003860 storage Methods 0.000 title claims abstract description 15
- 238000005468 ion implantation Methods 0.000 claims description 68
- 230000008569 process Effects 0.000 claims description 53
- 238000012545 processing Methods 0.000 claims description 19
- 238000013461 design Methods 0.000 claims description 15
- 238000004590 computer program Methods 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 238000004088 simulation Methods 0.000 abstract description 13
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 230000009286 beneficial effect Effects 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 description 18
- 238000004519 manufacturing process Methods 0.000 description 12
- 230000005684 electric field Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 241000932075 Priacanthus hamrur Species 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 239000003826 tablet Substances 0.000 description 3
- 230000003190 augmentative effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000003086 colorant Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000003313 weakening effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T17/00—Three dimensional [3D] modelling, e.g. data description of 3D objects
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T2200/00—Indexing scheme for image data processing or generation, in general
- G06T2200/04—Indexing scheme for image data processing or generation, in general involving 3D image data
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Evolutionary Computation (AREA)
- Architecture (AREA)
- Computer Graphics (AREA)
- Software Systems (AREA)
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Abstract
本申请公开了一种芯片的三维建模方法、装置、电子设备及存储介质，属于半导体技术领域。该方法包括：获取芯片的平面版图，并获取芯片流片的层级信息和光罩信息；基于层级信息和光罩信息，确定平面版图中芯片各层对应的层级几何参数；基于层级信息和光罩信息，进行逻辑运算，得到芯片的轻掺杂漏结构的层级几何参数；基于平面版图、芯片各层对应的层级几何参数以及轻掺杂漏结构的层级几何参数，进行三维建模，得到芯片的三维结构模型，三维结构模型包括轻掺杂漏结构对应的模块。该方法可以构建出包括LDD区域的三维结构模型，完整、准确地展示芯片的几何结构，保证模型中器件电学性能及可靠性的准确性，有助于提升芯片仿真精度。
Description
技术领域
本申请属于半导体技术领域，尤其涉及一种芯片的三维建模方法、装置、电子设备及存储介质。
背景技术
芯片设计与芯片制造通过GDS格式的版图文件进行交互，版图文件通常为俯视平面图，由多层形状、颜色各异的图层堆叠在一起，每一图层对应于不同的工艺步骤，且图层有明场（Clear Tone）、暗场（Dark Tone）区分。
通常需要构建芯片的几何模型在对芯片进行器件仿真，分析芯片性能，但GDS格式的版图文件不能直接作为器件仿真的文件，无法直观分析芯片各层结构特征，同时，芯片的版图文件版图中未绘制出芯片的轻掺杂漏（Lightly Doped Drain，LDD）区域，LDD正是影响器件电学性能、可靠性的关键区域，对俯视平面的版图进行三维建模时，容易漏掉LDD区域，构建的几何模型无法降低器件漏端附近峰值电场，达到削弱热载流子注入效应的目的，影响芯片的性能分析。
目前，亟需一种芯片三维几何模型的构建手段，可以构建出芯片版图中未绘制的LDD区域的几何结构。
发明内容
本申请旨在至少解决现有技术中存在的技术问题之一。为此，本申请提出一种芯片的三维建模方法、装置、电子设备及存储介质，可以通过芯片的平面版图，构建包括LDD区域的三维模型，完整、准确地展示芯片的几何结构，提升芯片仿真精度。
第一方面，本申请提供了一种芯片的三维建模方法，该方法包括：
获取芯片的平面版图，并获取所述芯片流片的层级信息和光罩信息；
基于所述层级信息和所述光罩信息，确定所述平面版图中所述芯片各层对应的层级几何参数；
基于所述层级信息和所述光罩信息，进行逻辑运算，得到所述芯片的轻掺杂漏结构的层级几何参数；
基于所述平面版图、所述芯片各层对应的层级几何参数以及所述轻掺杂漏结构的层级几何参数，进行三维建模，得到所述芯片的三维结构模型，所述三维结构模型包括所述轻掺杂漏结构对应的模块。
根据本申请的芯片的三维建模方法，通过芯片的层级信息和光罩信息进行逻辑运算，得到平面版图中未绘制的轻掺杂漏结构的层级几何参数，使用芯片的平面版图和流片的层级信息及光罩信息即可实现芯片的三维建模，构建出包括LDD区域的三维结构模型，完整、准确地展示芯片的几何结构，保证模型中器件电学性能及可靠性的准确性，有助于提升芯片仿真精度。
根据本申请的一个实施例，所述基于所述层级信息和所述光罩信息，进行逻辑运算，得到所述芯片的轻掺杂漏结构的层级几何参数，包括：
基于所述层级信息，确定所述轻掺杂漏结构所在的标识层；
基于所述光罩信息，对所述标识层进行逻辑运算，确定所述标识层的轻掺杂漏区；
基于所述轻掺杂漏区和所述轻掺杂漏结构的离子注入工艺信息，确定所述轻掺杂漏结构的层级几何参数。
根据本申请的一个实施例，所述基于所述光罩信息，对所述标识层进行逻辑运算，确定所述标识层的轻掺杂漏区，包括：
基于所述芯片的N型离子注入层和P型阱对应的所述光罩信息，对所述标识层进行逻辑运算，确定所述标识层中N型轻掺杂漏区；
基于所述芯片的P型离子注入层和N型阱对应的所述光罩信息，对所述标识层进行逻辑运算，确定所述标识层中P型轻掺杂漏区；
其中，所述轻掺杂漏区包括所述N型轻掺杂漏区和所述P型轻掺杂漏区。
根据本申请的一个实施例，所述基于所述芯片的N型离子注入层和P型阱对应的所述光罩信息，对所述标识层进行逻辑运算，确定所述标识层中N型轻掺杂漏区，包括：
求所述标识层和所述P型阱的交集，得到第一N型区域；
求所述第一N型区域和所述N型离子注入层的交集，得到所述N型轻掺杂漏区。
根据本申请的一个实施例，所述基于所述芯片的P型离子注入层和N型阱对应的所述光罩信息，对所述标识层进行逻辑运算，确定所述标识层中P型轻掺杂漏区，包括：
求所述标识层和所述N型阱的交集，得到第一P型区域；
求所述第一P型区域和所述P型离子注入层的交集，得到所述P型轻掺杂漏区。
根据本申请的一个实施例，所述基于所述轻掺杂漏区和所述轻掺杂漏结构的离子注入工艺信息，确定所述轻掺杂漏结构的层级几何参数，包括：
基于所述轻掺杂漏结构的离子注入工艺信息，确定所述轻掺杂漏结构的厚度；
基于所述离子注入工艺信息、所述轻掺杂漏结构的厚度和所述轻掺杂漏区，确定所述轻掺杂漏结构的边长。
根据本申请的一个实施例，所述基于所述离子注入工艺信息、所述轻掺杂漏结构的厚度和所述轻掺杂漏区，确定所述轻掺杂漏结构的边长，包括：
基于所述轻掺杂漏结构的厚度和离子入射角度，确定第一边长，所述第一边长为所述芯片的栅极侧墙下方的所述轻掺杂漏结构的长度；
将所述轻掺杂漏区和所述芯片的多晶硅层的长度作差，得到漏区边长；
基于所述第一边长和所述漏区边长，确定第二边长，所述第二边长为所述轻掺杂漏区的所述轻掺杂漏结构的长度，所述第一边长和所述第二边长为所述芯片同一方向上的长度。
根据本申请的一个实施例，所述基于所述层级信息和所述光罩信息，确定所述平面版图中所述芯片各层对应的层级几何参数，包括：
基于所述层级信息，确定所述芯片各层对应的物理版图标识；
基于所述物理版图标识，在所述芯片的工艺设计文件查找所述芯片各层对应的结构厚度；
基于所述芯片各层对应的结构厚度和所述光罩信息，确定所述芯片各层对应的层级几何参数。
第二方面，本申请提供了一种芯片的三维建模装置，该装置包括：
获取模块，用于获取芯片的平面版图，并获取所述芯片流片的层级信息和光罩信息；
第一处理模块，用于基于所述层级信息和所述光罩信息，确定所述平面版图中所述芯片各层对应的层级几何参数；
第二处理模块，用于基于所述层级信息和所述光罩信息，进行逻辑运算，得到所述芯片的轻掺杂漏结构的层级几何参数；
第三处理模块，用于基于所述平面版图、所述芯片各层对应的层级几何参数以及所述轻掺杂漏结构的层级几何参数，进行三维建模，得到所述芯片的三维结构模型，所述三维结构模型包括所述轻掺杂漏结构对应的模块。
根据本申请的芯片的三维建模装置，通过芯片的层级信息和光罩信息进行逻辑运算，得到平面版图中未绘制的轻掺杂漏结构的层级几何参数，使用芯片的平面版图和流片的层级信息及光罩信息即可实现芯片的三维建模，构建出包括LDD区域的三维结构模型，完整、准确地展示芯片的几何结构，保证模型中器件电学性能及可靠性的准确性，有助于提升芯片仿真精度。
第三方面，本申请提供了一种电子设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如上述第一方面所述的芯片的三维建模方法。
第四方面，本申请提供了一种非暂态计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如上述第一方面所述的芯片的三维建模方法。
第五方面，本申请提供了一种计算机程序产品，包括计算机程序，所述计算机程序被处理器执行时实现如上述第一方面所述的芯片的三维建模方法。
本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是本申请实施例提供的芯片的三维建模方法的流程示意图；
图2是本申请实施例提供的芯片的版图示意图之一；
图3是本申请实施例提供的芯片的版图示意图之二；
图4是本申请实施例提供的芯片的截面示意图之一；
图5是本申请实施例提供的芯片的截面示意图之二；
图6是本申请实施例提供的芯片的截面示意图之三；
图7是本申请实施例提供的芯片的三维结构模型的结构示意图；
图8是本申请实施例提供的芯片的三维建模装置的结构示意图；
图9是本申请实施例提供的电子设备的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”、“第二”等所区分的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。
轻掺杂漏（Lightly Doped Drain，LDD）离子注入工艺通常用于0.18um以下制程，可以使器件电场强度重新分布，改善器件电学特性中饱和电流。同时，能够有效改善衬底电流，削弱因器件沟道尺寸不断减小带来的热载流子效应，提升器件热载流子注入（HCI）效应可靠性。
对于没有LDD结构的器件，会形成一个突变的PN结，电场强度在突变结处达到最大，轻掺杂的LDD结构作为衔接区使电场强度出现一个缓变的过程，削弱了最强电场强度的峰值，并使电场强度重新分布，电场强度的峰值出现在LDD结构内部。
LDD离子注入制造工艺是在栅极形成后、侧墙形成之前，该区域在版图中未绘制，直接将俯视的版图进行3D建模时，容易漏掉对器件电性能、可靠性极为重要的LDD结构，无法降低器件漏端附近峰值电场，达到削弱热载流子注入效应的目的。
现有芯片器件的多层、平面的版图并不能直接被用作为器件仿真的几何模型，同时没有考虑到版图中未绘制的LDD区域的建模。
下面结合附图，通过具体的实施例及其应用场景对本申请实施例提供的芯片的三维建模方法、芯片的三维建模装置、电子设备和可读存储介质进行详细地说明。
本申请实施例的芯片的三维建模方法可以通过芯片的平面版图，构建包括LDD区域的三维模型，完整、准确地展示芯片的几何结构，提升芯片仿真精度。
其中，芯片的三维建模方法可应用于终端，具体可由，终端中的硬件或软件执行。
该终端包括但不限于具有触摸敏感表面（例如，触摸屏显示器和/或触摸板）的移动电话或平板电脑等便携式通信设备。还应当理解的是，在某些实施例中，该终端可以不是便携式通信设备，而是具有触摸敏感表面（例如，触摸屏显示器和/或触摸板）的台式计算机。
以下各个实施例中，描述了包括显示器和触摸敏感表面的终端。然而，应当理解的是，终端可以包括诸如物理键盘、鼠标和控制杆的一个或多个其它物理用户接口设备。
本申请实施例提供的芯片的三维建模方法，该芯片的三维建模方法的执行主体可以为电子设备或者电子设备中能够实现该芯片的三维建模方法的功能模块或功能实体，本申请实施例提及的电子设备包括但不限于手机、平板电脑、电脑、相机和可穿戴设备等，下面以电子设备作为执行主体为例对本申请实施例提供的芯片的三维建模方法进行说明。
如图1所示，该芯片的三维建模方法包括：步骤110至步骤140。
步骤110、获取芯片的平面版图，并获取芯片流片的层级信息和光罩信息。
其中，芯片的平面版图可以为俯视视角下平面的版图文件，平面版图可以为.gds格式。
在实际执行中，可以由版图工程师设计出芯片的平面版图，再交由其他工艺根据平面版图进行仿真或器件制造。
可以理解的是，芯片的平面版图由不同绘图层上的图形构成，不同图形代表芯片中不同的结构，平面版图可以反映出芯片的类型、平面尺寸、结构相对位置和结构间连接关系等信息。
流片（Tape-out）指的是芯片的试生产，包括制造芯片的一系列工艺，流片是在集成电路设计完成后进行的步骤，光罩版（也称为掩膜版）是流片的微电子制造过程中的图形转移工具或母版。
在该步骤中，获取芯片流片的层级信息和光罩信息，其中，层级信息包括芯片各层对应的层级名称（Layer Name）和物理版图标识（Gds No.）；光罩信息包括芯片各层对应的光罩版数据。
需要说明的是，层级信息可以反映芯片所包括的层级结构以及各层之间堆叠的位置关系，光罩信息可以反映芯片各层的形状和平面尺寸等信息。
在实际执行中，可以通过芯片的Mask Tapeout form（MT-form）获取层级信息和光罩信息，MT-Form文件包含Mask Information和Layer Information，Mask Information定义出在工艺制造中实际使用的光罩层，即光罩信息，Layer Information定义出俯视的平面版图中使用的图层，即层级信息。
步骤120、基于层级信息和光罩信息，确定平面版图中芯片各层对应的层级几何参数。
在该步骤中，根据芯片流片的层级信息和光罩信息，查找出平面版图中芯片各层，并确定芯片各层对应的层级几何参数。
其中，层级几何参数包括芯片各层结构俯视平面的尺寸信息和芯片厚度方向的尺寸信息，根据层级几何参数，可以构建芯片三维立体的模型。
步骤130、基于层级信息和光罩信息，进行逻辑运算，得到芯片的轻掺杂漏结构的层级几何参数。
需要说明的是，芯片的平面版图中没有绘制轻掺杂漏结构，芯片的层级信息中包括轻掺杂漏结构的层级名称和物理版图标识，但芯片的光罩信息中没有包括轻掺杂漏结构的光罩版数据。
例如，图2所示为本申请实施例的芯片的版图示意图之一，如图2所示，该版图对应的光罩信息包括有源层（Active Area，AA）、多晶硅层（Poly，PO）、N型离子注入层（Nimplant，NP）、P型离子注入（P implant，PP）、N型阱（N Well，NW）、接触孔（Contact，CT）和第一层金属（Metal 1，M1）的光罩版数据，没有轻掺杂漏结构的光罩版数据。
在该实施例中，根据芯片的层级信息和光罩信息，从芯片各层之间堆叠的位置和芯片各层的形状和平面尺寸两个方面进行逻辑运算，得到芯片的轻掺杂漏结构的层级几何参数。
根据芯片的层级信息，可以确定轻掺杂漏结构所处的位置以及轻掺杂漏结构相邻或相关的层级结构，再根据这些相邻或相关的层级结构对应的光罩信息进行平面区域的逻辑运算，可以得到轻掺杂漏结构的层级几何参数。
例如，图3所示为本申请实施例的芯片的版图示意图之二，如图3所示，基于层级信息和光罩信息，进行逻辑运算后，计算得到平面的版图上轻掺杂漏结构的N型轻掺杂漏区（NLightly Doped Drain，NLDD）和P型轻掺杂漏区（P Lightly Doped Drain，PLDD）。
步骤140、基于平面版图、芯片各层对应的层级几何参数以及轻掺杂漏结构的层级几何参数，进行三维建模，得到芯片的三维结构模型，三维结构模型包括轻掺杂漏结构对应的模块。
在该步骤中，以平面版图为基础，根据平面版图中芯片各层以及平面版图中未绘制的轻掺杂漏结构的层级几何参数，建立平面版图中芯片各层以及轻掺杂漏结构的模块，得到芯片的三维结构模型。
如图7所示，基于芯片的平面版图和各个结构（包括轻掺杂漏结构）的层级几何参数，进行三维建模，得到芯片的三维结构模型，三维结构模型不同的模块可以用不同的颜色或亮度显示，区分不同结构的同时，还可以表征不同结构的材料属性。
在实际执行中，可以将芯片的平面版图和各个结构的层级几何参数输入至三维建模软件，由三维建模软件建立各个结构的模块，输出芯片的三维结构模型。
芯片的三维结构模型可以为.scad格式的文件，得到芯片的三维结构模型后，可以通过OPENSCAD软件将.scad文件转换为stl格式文件，便于后续的芯片仿真流程。
根据本申请实施例提供的芯片的三维建模方法，通过芯片的层级信息和光罩信息进行逻辑运算，得到平面版图中未绘制的轻掺杂漏结构的层级几何参数，使用芯片的平面版图和流片的层级信息及光罩信息即可实现芯片的三维建模，构建出包括LDD区域的三维结构模型，完整、准确地展示芯片的几何结构，保证模型中器件电学性能及可靠性的准确性，有助于提升芯片仿真精度。
在一些实施例中，步骤130、基于层级信息和光罩信息，进行逻辑运算，得到芯片的轻掺杂漏结构的层级几何参数，包括：
基于层级信息，确定轻掺杂漏结构所在的标识层；
基于光罩信息，对标识层进行逻辑运算，确定标识层的轻掺杂漏区；
基于轻掺杂漏区和轻掺杂漏结构的离子注入工艺信息，确定轻掺杂漏结构的层级几何参数。
需要说明的是，芯片的层级信息包括标识层，标识层是用于生成轻掺杂漏结构的层级。
以芯片为5V器件为例。
如图2所示，芯片的层级信息包括AA、PO、NP、PP、NW、CT、M1和L5V，其中，L5V为5V器件的标识层，L5V用于轻掺杂漏结构的产生。
在该实施例中，先根据芯片的层级信息，确定出轻掺杂漏结构所在的标识层的层级名称和物理版图标识，再根据与标识层相邻或相关的层级结构的光罩信息，逻辑运算得到标识层的轻掺杂漏区。
其中，轻掺杂漏区是一个平面的区域，结合轻掺杂漏区和轻掺杂漏结构的离子注入工艺信息，计算轻掺杂漏结构的层级几何参数。
轻掺杂漏结构的离子注入工艺信息指的是轻掺杂漏结构制备时的工艺信息，可以包括离子注入能量、离子入射角度、入射离子质量、入射离子原子序数、靶材原子质量和靶材原子序数等信息。
在一些实施例中，基于光罩信息，对标识层进行逻辑运算，确定标识层的轻掺杂漏区，包括：
基于芯片的N型离子注入层和P型阱对应的光罩信息，对标识层进行逻辑运算，确定标识层中N型轻掺杂漏区；
基于芯片的P型离子注入层和N型阱对应的光罩信息，对标识层进行逻辑运算，确定标识层中P型轻掺杂漏区；
其中，轻掺杂漏区包括N型轻掺杂漏区和P型轻掺杂漏区。
可以理解的是，N型轻掺杂漏区的注入元素为磷（P），P型轻掺杂漏区的注入元素为硼（B）。
对于N型轻掺杂漏区，通过与N型轻掺杂漏区相关的N型离子注入层和P型阱的光罩信息进行逻辑运算；对于P型轻掺杂漏区，通过与P型轻掺杂漏区相关的P型离子注入层和N型阱的光罩信息进行逻辑运算。
如图4所示，与N型轻掺杂漏区（NLDD）相关的层级结构包括N型离子注入层（NP）和P型阱（PW），与P型轻掺杂漏区（PLDD）相关的层级结构包括P型离子注入层（PP）和N型阱（NW）。
在一些实施例中，基于芯片的N型离子注入层和P型阱对应的光罩信息，对标识层进行逻辑运算，确定标识层中N型轻掺杂漏区，包括：
求标识层和P型阱的交集，得到第一N型区域；
求第一N型区域和N型离子注入层的交集，得到N型轻掺杂漏区。
在该实施例中，先将标识层和P型阱做交集运算，然后再与N型离子注入层做交集运算，得到N型轻掺杂漏区。
以芯片为5V器件为例。
N型轻掺杂漏区的逻辑运算公式如下：
NLDD=L5V∩(PW)∩NP
其中，NLDD为N型轻掺杂漏区，PW为P型阱，NP为N型离子注入层。
可以理解的是，通过N型离子注入层和P型阱对应的光罩信息进行逻辑运算，是对N型离子注入层和P型阱所对应的光罩版数据，在标识层的区域中进行区域交集的逻辑运算。
在实际执行中，P型阱对应的光罩版数据，可以为非N型阱对应的光罩版数据。
例如，产生NLDD是L5V先与not NW做交集运算，再与NP做交集运算。
在一些实施例中，基于芯片的P型离子注入层和N型阱对应的光罩信息，对标识层进行逻辑运算，确定标识层中P型轻掺杂漏区，包括：
求标识层和N型阱的交集，得到第一P型区域；
求第一P型区域和P型离子注入层的交集，得到P型轻掺杂漏区。
在该实施例中，先将标识层和N型阱做交集运算，然后再与P型离子注入层做交集运算，得到P型轻掺杂漏区。
以芯片为5V器件为例。
P型轻掺杂漏区的逻辑运算公式如下：
PLDD=L5V∩(NW)∩PP
其中，PLDD为P型轻掺杂漏区，NW为N型阱，PP为P型离子注入层。
需要说明的是，产生NLDD是L5V先与PW做交集运算，再与NP做交集运算，产生PLDD是L5V先与NW做交集运算，再与PP做交集运算，NLDD在版图中与NP大小一致，PLDD在版图中与PP的大小一致。
NP和PP的离子注入时入射方向与晶圆垂直，制造工艺中NP和PP区域与版图中所画的区域一样大，NLDD和PLDD的离子注入时，入射方向与垂直晶圆的方向有一定的角度且旋转多次，因此，标识层的轻掺杂漏区比版图中所绘制的区域大。
在一些实施例中，基于轻掺杂漏区和轻掺杂漏结构的离子注入工艺信息，确定轻掺杂漏结构的层级几何参数，包括：
基于轻掺杂漏结构的离子注入工艺信息，确定轻掺杂漏结构的厚度；
基于离子注入工艺信息、轻掺杂漏结构的厚度和轻掺杂漏区，确定轻掺杂漏结构的边长。
需要说明的是，轻掺杂漏结构的厚度与离子注入工艺过程中离子注入能量和离子注入种类等信息相关，离子注入能量越大，掺杂的深度越深，即轻掺杂漏结构的厚度越厚。
在一些实施例中，基于轻掺杂漏结构的离子注入工艺信息，确定轻掺杂漏结构的厚度，可以包括：
应用公式
确定轻掺杂漏结构的厚度；
其中，R p为轻掺杂漏结构的厚度，R为离子注入标识层的总距离，m 1为入射离子质量，m 2为靶材原子质量，b为常数（通常取1/3）。
在该实施例中，离子注入标识层的总距离R可以通过如下公式计算得到：
其中，R为离子注入标识层的总距离，E 0为注入离子的初始能量，S n(E)为标识层的核阻止本领，S e(E)为标识层的电子阻止本领，m 1为入射离子质量，m 2为靶材原子质量，Z 1为入射离子原子序数，Z 2为靶材原子序数。
在一些实施例中，基于离子注入工艺信息、轻掺杂漏结构的厚度和轻掺杂漏区，确定轻掺杂漏结构的边长，可以包括：
基于轻掺杂漏结构的厚度和离子入射角度，确定第一边长，第一边长为芯片的栅极侧墙下方的轻掺杂漏结构的长度；
将轻掺杂漏区和芯片的多晶硅层的长度作差，得到漏区边长；
基于第一边长和漏区边长，确定第二边长，第二边长为轻掺杂漏区的轻掺杂漏结构的长度，第一边长和第二边长为芯片同一方向上的长度。
在该实施例中，第一边长和第二边长可以为芯片宽度方向上的长度。
需要说明的是，在芯片制程工艺中，在栅极两侧会形成侧墙结构，在侧墙形成前进行轻掺杂漏工艺，在形成侧墙后再进行源漏掺杂，即形成轻掺杂漏结构。
第一边长是芯片的栅极侧墙下方的轻掺杂漏结构的长度，第一边长与轻掺杂漏结构制造工艺中的离子入射角度相关，离子入射角度指的是离子射线与竖直方向的夹角，离子入射角度越大，第一边长越大。
可以理解的是，对于芯片而言，包括N型轻掺杂漏区和P型轻掺杂漏区两个轻掺杂漏区，第一边长指的是N型轻掺杂漏区或P型轻掺杂漏区中芯片栅极的一侧侧墙下方的长度。
例如，如图5所示，N型轻掺杂漏区中芯片栅极一侧的侧墙下方的长度为第一边长，栅极两侧均存在侧墙，N型轻掺杂漏区内具有两个第一边长。在一些实施例中，基于轻掺杂漏结构的厚度和离子入射角度，确定轻掺杂漏结构的第一边长，可以包括：
应用公式
确定第一边长；
其中，R p为轻掺杂漏结构的厚度，θ为离子入射角度，d 1为第一边长。
例如，如图6所示，P型轻掺杂漏区中芯片栅极一侧的侧墙下方的长度为第一边长，通过离子入射角度θ的三角函数关系进行求解，结合厚度R p，得到芯片栅极一侧的侧墙下方的第一边长为。
在一些实施例中，将轻掺杂漏区和芯片的多晶硅层的长度作差，得到漏区边长；
基于第一边长和漏区边长，确定第二边长，可以包括：
应用公式
确定第二边长；
其中，d 2为第二边长，D L5V为轻掺杂漏区在芯片宽度方向的长度，D PO多晶硅层在芯片宽度方向的长度，D L5V-D PO为漏区边长，d 1为第一边长。
需要说明的是，第二边长是轻掺杂漏区的轻掺杂漏结构的长度，对于芯片而言，包括N型轻掺杂漏区和P型轻掺杂漏区两个轻掺杂漏区，第二边长是指N型轻掺杂漏区或P型轻掺杂漏区中轻掺杂漏结构的长度。
例如，如图5所示，N型轻掺杂漏区对应的第二边长，；如图6所示，P型轻掺杂漏区对应的第二边长/>，。
需要说明的是，第一边长和第二边长可以是芯片宽度方向上的轻掺杂漏结构的长度，芯片长度方向上的轻掺杂漏结构的长度可以根据标识层的长度确定。
在一些实施例中，步骤120、基于层级信息和光罩信息，确定平面版图中芯片各层对应的层级几何参数，可以包括：
基于层级信息，确定芯片各层对应的物理版图标识；
基于物理版图标识，在芯片的工艺设计文件查找芯片各层对应的结构厚度；
基于芯片各层对应的结构厚度和光罩信息，确定芯片各层对应的层级几何参数。
在该实施例中，芯片流片的层级信息包括芯片各层对应的层级名称和物理版图标识，通过物理版图标识在芯片的工艺设计文件进行查找，得到芯片各层对应的结构厚度。
其中，工艺设计文件是集成电路制造工厂，即Fab厂，制造芯片的工艺设计套件或制程设计套件，全称Process Design Kit，简称PDK文件。
例如，获取芯片流片的MT-form，从MT-form的Layer information中获取Gds No.，根据Gds No.在PDK文件中读取出各层的结构厚度、长宽、材质等工艺信息，整合得到芯片各层对应的层级几何参数。
需要说明的是，工艺设计文件并不包括Fab厂在半导体生产制造过程中的工艺条件和工艺步骤等机密信息，工艺设计文件是沟通集成电路设计方、代工厂与电子设计自动化厂商的桥梁，工艺设计文件便于获取。
下面介绍一个具体的实施例。
步骤一、获取芯片的平面版图（.gds格式）。
步骤二、获取芯片流片的MT-Form，MT-Form包括Mask Information和LayerInformation，对应光罩信息和层级信息。
从MT-form当中找到版图中芯片各层的信息，获得各层对应的Layer Name和GdsNo.；然后根据Gds No.从Fab厂的PDK文件中读取出芯片各层的结构厚度，结合光罩信息，可以得到芯片各层的层级几何参数。
步骤三、通过L5V与not NW做交集，再与NP做交集产生NLDD；L5V与NW做交集，再与PP做交集产生PLDD。
根据NLDD和PLDD两个轻掺杂漏区以及轻掺杂漏结构的离子注入工艺信息，确定轻掺杂漏结构的层级几何参数。
步骤四、根据芯片各层和轻掺杂漏结构的层级几何参数，定义出配置文件，配置文件中建模模块和芯片的各个结构的映射关系，例如poly = layer(15)；定义各结构和各材料及颜色之间的映射关系，例如m_poly = Material("poly", color=(0.7, 0, 0)),poly.material = m_poly；定义各层的厚度信息，例如(20, [poly])。
将配置文件和平面版图一起输入至三维建模软件，生成OpenSCAD软件可以读入的scad格式的三维对象模型。
通过OPENSCAD软件将.scad文件转换为stl格式文件，该格式文件可以被大部分几何建模软件读入，进行后续器件仿真。
在该实施例中，通过追加版图各层厚度等尺寸信息以及极其容易被忽略的图层逻辑运算，可以将芯片的平面版图构建为三维结构模型，便于直观了解芯片的电路结构，也可以导入TCAD软件中作为器件仿真的几何模型输入，包括轻掺杂漏结构的三维结构模型可以保证模型中器件电学性能及可靠性的准确性，有助于提升芯片仿真精度。
本申请实施例提供的芯片的三维建模方法，执行主体可以为芯片的三维建模装置。本申请实施例中以芯片的三维建模装置执行芯片的三维建模方法为例，说明本申请实施例提供的芯片的三维建模装置。
本申请实施例还提供一种芯片的三维建模装置。
如图8所示，该芯片的三维建模装置包括：
获取模块810，用于获取芯片的平面版图，并获取芯片流片的层级信息和光罩信息；
第一处理模块820，用于基于层级信息和光罩信息，确定平面版图中芯片各层对应的层级几何参数；
第二处理模块830，用于基于层级信息和光罩信息，进行逻辑运算，得到芯片的轻掺杂漏结构的层级几何参数；
第三处理模块840，用于基于平面版图、芯片各层对应的层级几何参数以及轻掺杂漏结构的层级几何参数，进行三维建模，得到芯片的三维结构模型，三维结构模型包括轻掺杂漏结构对应的模块。
根据本申请实施例提供的芯片的三维建模装置，通过芯片的层级信息和光罩信息进行逻辑运算，得到平面版图中未绘制的轻掺杂漏结构的层级几何参数，使用芯片的平面版图和流片的层级信息及光罩信息即可实现芯片的三维建模，构建出包括LDD区域的三维结构模型，完整、准确地展示芯片的几何结构，保证模型中器件电学性能及可靠性的准确性，有助于提升芯片仿真精度。
在一些实施例中，第二处理模块830，用于基于层级信息，确定轻掺杂漏结构所在的标识层；
基于光罩信息，对标识层进行逻辑运算，确定标识层的轻掺杂漏区；
基于轻掺杂漏区和轻掺杂漏结构的离子注入工艺信息，确定轻掺杂漏结构的层级几何参数。
在一些实施例中，第二处理模块830，用于基于芯片的N型离子注入层和P型阱对应的光罩信息，对标识层进行逻辑运算，确定标识层中N型轻掺杂漏区；
基于芯片的P型离子注入层和N型阱对应的光罩信息，对标识层进行逻辑运算，确定标识层中P型轻掺杂漏区；
其中，轻掺杂漏区包括N型轻掺杂漏区和P型轻掺杂漏区。
在一些实施例中，第二处理模块830，用于求标识层和P型阱的交集，得到第一N型区域；
求第一N型区域和N型离子注入层的交集，得到N型轻掺杂漏区。
在一些实施例中，第二处理模块830，用于求标识层和N型阱的交集，得到第一P型区域；
求第一P型区域和P型离子注入层的交集，得到P型轻掺杂漏区。
在一些实施例中，第二处理模块830，用于基于轻掺杂漏结构的离子注入工艺信息，确定轻掺杂漏结构的厚度；
基于离子注入工艺信息、轻掺杂漏结构的厚度和轻掺杂漏区，确定轻掺杂漏结构的边长。
在一些实施例中，第二处理模块830，用于基于轻掺杂漏结构的厚度和离子入射角度，确定第一边长，第一边长为芯片的栅极侧墙下方的轻掺杂漏结构的长度；
将轻掺杂漏区和芯片的多晶硅层的长度作差，得到漏区边长；
基于第一边长和漏区边长，确定第二边长，第二边长为轻掺杂漏区的轻掺杂漏结构的长度，第一边长和第二边长为芯片同一方向上的长度。
在一些实施例中，第一处理模块820，用于基于层级信息，确定芯片各层对应的物理版图标识；
基于物理版图标识，在芯片的工艺设计文件查找芯片各层对应的结构厚度；
基于芯片各层对应的结构厚度和光罩信息，确定芯片各层对应的层级几何参数。
本申请实施例中的芯片的三维建模装置可以是电子设备，也可以是电子设备中的部件，例如集成电路。该电子设备可以是终端，也可以为除终端之外的其他设备。示例性的，电子设备可以为手机、平板电脑、笔记本电脑、掌上电脑、车载电子设备、移动上网装置（Mobile Internet Device，MID）、增强现实(augmented reality，AR)/虚拟现实(virtualreality，VR)设备、机器人、可穿戴设备、超级移动个人计算机（ultra-mobile personalcomputer，UMPC）、上网本或者个人数字助理（personal digital assistant，PDA）等，还可以为服务器、网络附属存储器（Network Attached Storage，NAS）、个人计算机（personalcomputer，PC）、电视机（television，TV）、柜员机或者自助机等，本申请实施例不作具体限定。
本申请实施例中的芯片的三维建模装置可以为具有操作系统的装置。该操作系统可以为安卓（Android）操作系统，可以为IOS操作系统，还可以为其他可能的操作系统，本申请实施例不作具体限定。
本申请实施例提供的芯片的三维建模装置能够实现图1的方法实施例实现的各个过程，为避免重复，这里不再赘述。
在一些实施例中，如图9所示，本申请实施例还提供一种电子设备900，包括处理器901、存储器902及存储在存储器902上并可在处理器901上运行的计算机程序，该程序被处理器901执行时实现上述芯片的三维建模方法实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。
需要说明的是，本申请实施例中的电子设备包括上述所述的移动电子设备和非移动电子设备。
本申请实施例还提供一种非暂态计算机可读存储介质，该非暂态计算机可读存储介质上存储有计算机程序，该计算机程序被处理器执行时实现上述芯片的三维建模方法实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。
其中，所述处理器为上述实施例中所述的电子设备中的处理器。所述可读存储介质，包括计算机可读存储介质，如计算机只读存储器ROM、随机存取存储器RAM、磁碟或者光盘等。
本申请实施例还提供一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现上述芯片的三维建模方法。
其中，所述处理器为上述实施例中所述的电子设备中的处理器。所述可读存储介质，包括计算机可读存储介质，如计算机只读存储器ROM、随机存取存储器RAM、磁碟或者光盘等。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。此外，需要指出的是，本申请实施方式中的方法和装置的范围不限按示出或讨论的顺序来执行功能，还可包括根据所涉及的功能按基本同时的方式或按相反的顺序来执行功能，例如，可以按不同于所描述的次序来执行所描述的方法，并且还可以添加、省去、或组合各种步骤。另外，参照某些示例所描述的特征可在其他示例中被组合。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以计算机软件产品的形式体现出来，该计算机软件产品存储在一个存储介质（如ROM/RAM、磁碟、光盘）中，包括若干指令用以使得一台终端（可以是手机，计算机，服务器，或者网络设备等）执行本申请各个实施例所述的方法。
上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。
Claims (11)
1.一种芯片的三维建模方法，其特征在于，包括：
获取芯片的平面版图，并获取所述芯片流片的层级信息和光罩信息，所述层级信息包括所述芯片各层对应的层级名称和物理版图标识，所述光罩信息包括所述芯片各层对应的光罩版数据；
基于所述层级信息和所述光罩信息，确定所述平面版图中所述芯片各层对应的层级几何参数；
基于所述层级信息和所述光罩信息，进行逻辑运算，得到所述芯片的轻掺杂漏结构的层级几何参数；
基于所述平面版图、所述芯片各层对应的层级几何参数以及所述轻掺杂漏结构的层级几何参数，进行三维建模，得到所述芯片的三维结构模型，所述三维结构模型包括所述轻掺杂漏结构对应的模块；
所述基于所述层级信息和所述光罩信息，进行逻辑运算，得到所述芯片的轻掺杂漏结构的层级几何参数，包括：
基于所述层级信息，确定所述轻掺杂漏结构所在的标识层；
基于所述光罩信息，对所述标识层进行逻辑运算，确定所述标识层的轻掺杂漏区；
基于所述轻掺杂漏区和所述轻掺杂漏结构的离子注入工艺信息，确定所述轻掺杂漏结构的层级几何参数。
2.根据权利要求1所述的芯片的三维建模方法，其特征在于，所述基于所述光罩信息，对所述标识层进行逻辑运算，确定所述标识层的轻掺杂漏区，包括：
基于所述芯片的N型离子注入层和P型阱对应的所述光罩信息，对所述标识层进行逻辑运算，确定所述标识层中N型轻掺杂漏区；
基于所述芯片的P型离子注入层和N型阱对应的所述光罩信息，对所述标识层进行逻辑运算，确定所述标识层中P型轻掺杂漏区；
其中，所述轻掺杂漏区包括所述N型轻掺杂漏区和所述P型轻掺杂漏区。
3.根据权利要求2所述的芯片的三维建模方法，其特征在于，所述基于所述芯片的N型离子注入层和P型阱对应的所述光罩信息，对所述标识层进行逻辑运算，确定所述标识层中N型轻掺杂漏区，包括：
求所述标识层和所述P型阱的交集，得到第一N型区域；
求所述第一N型区域和所述N型离子注入层的交集，得到所述N型轻掺杂漏区。
4.根据权利要求2所述的芯片的三维建模方法，其特征在于，所述基于所述芯片的P型离子注入层和N型阱对应的所述光罩信息，对所述标识层进行逻辑运算，确定所述标识层中P型轻掺杂漏区，包括：
求所述标识层和所述N型阱的交集，得到第一P型区域；
求所述第一P型区域和所述P型离子注入层的交集，得到所述P型轻掺杂漏区。
5.根据权利要求1所述的芯片的三维建模方法，其特征在于，所述基于所述轻掺杂漏区和所述轻掺杂漏结构的离子注入工艺信息，确定所述轻掺杂漏结构的层级几何参数，包括：
基于所述轻掺杂漏结构的离子注入工艺信息，确定所述轻掺杂漏结构的厚度；
基于所述离子注入工艺信息、所述轻掺杂漏结构的厚度和所述轻掺杂漏区，确定所述轻掺杂漏结构的边长。
6.根据权利要求5所述的芯片的三维建模方法，其特征在于，所述基于所述离子注入工艺信息、所述轻掺杂漏结构的厚度和所述轻掺杂漏区，确定所述轻掺杂漏结构的边长，包括：
基于所述轻掺杂漏结构的厚度和离子入射角度，确定第一边长，所述第一边长为所述芯片的栅极侧墙下方的所述轻掺杂漏结构的长度；
将所述轻掺杂漏区和所述芯片的多晶硅层的长度作差，得到漏区边长；
基于所述第一边长和所述漏区边长，确定第二边长，所述第二边长为所述轻掺杂漏区的所述轻掺杂漏结构的长度，所述第一边长和所述第二边长为所述芯片同一方向上的长度。
7.根据权利要求1-6任一项所述的芯片的三维建模方法，其特征在于，所述基于所述层级信息和所述光罩信息，确定所述平面版图中所述芯片各层对应的层级几何参数，包括：
基于所述层级信息，确定所述芯片各层对应的物理版图标识；
基于所述物理版图标识，在所述芯片的工艺设计文件查找所述芯片各层对应的结构厚度；
基于所述芯片各层对应的结构厚度和所述光罩信息，确定所述芯片各层对应的层级几何参数。
8.一种芯片的三维建模装置，其特征在于，包括：
获取模块，用于获取芯片的平面版图，并获取所述芯片流片的层级信息和光罩信息，所述层级信息包括所述芯片各层对应的层级名称和物理版图标识，所述光罩信息包括所述芯片各层对应的光罩版数据；
第一处理模块，用于基于所述层级信息和所述光罩信息，确定所述平面版图中所述芯片各层对应的层级几何参数；
第二处理模块，用于基于所述层级信息和所述光罩信息，进行逻辑运算，得到所述芯片的轻掺杂漏结构的层级几何参数；
第三处理模块，用于基于所述平面版图、所述芯片各层对应的层级几何参数以及所述轻掺杂漏结构的层级几何参数，进行三维建模，得到所述芯片的三维结构模型，所述三维结构模型包括所述轻掺杂漏结构对应的模块；
所述第二处理模块，用于基于所述层级信息，确定所述轻掺杂漏结构所在的标识层；
基于所述光罩信息，对所述标识层进行逻辑运算，确定所述标识层的轻掺杂漏区；
基于所述轻掺杂漏区和所述轻掺杂漏结构的离子注入工艺信息，确定所述轻掺杂漏结构的层级几何参数。
9.一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现如权利要求1-7任一项所述芯片的三维建模方法。
10.一种非暂态计算机可读存储介质，其上存储有计算机程序，其特征在于，该计算机程序被处理器执行时实现如权利要求1-7任一项所述的芯片的三维建模方法。
11.一种计算机程序产品，包括计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1-7任一项所述芯片的三维建模方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410048392.2A CN117556777B (zh) | 2024-01-12 | 2024-01-12 | 芯片的三维建模方法、装置、电子设备及存储介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410048392.2A CN117556777B (zh) | 2024-01-12 | 2024-01-12 | 芯片的三维建模方法、装置、电子设备及存储介质 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117556777A CN117556777A (zh) | 2024-02-13 |
| CN117556777B true CN117556777B (zh) | 2024-05-28 |
Family
ID=89823779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410048392.2A Active CN117556777B (zh) | 2024-01-12 | 2024-01-12 | 芯片的三维建模方法、装置、电子设备及存储介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117556777B (zh) |
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|---|---|
| CN117556777A (zh) | 2024-02-13 |
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Legal Events
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| GR01 | Patent grant | ||
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