CN103218466A - 集成电路设计与制造方法 - Google Patents
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Abstract
一种集成电路设计与制造方法，其包含下列步骤：提供一集成电路布局；至少从集成电路布局中找出一第一组热点与一第二组热点；根据第一组热点与第二组热点与一产品功能特性而产生一热点评分；以及当热点评分大于一标准值时，利用第一组热点与第二组热点对集成电路布局进行修正。
Description
技术领域
本发明为一种集成电路设计与制造方法，尤指针对集成电路布局中热点进行检测与评分的系统化与阶层化分析的集成电路设计与制造方法。
背景技术
从集成电路设计开始到集成电路产品实际制作完成，需要经过相当多阶段的过程。因此，若是到集成电路产品制作完成后才发现产品有缺陷，必须从头开始找出问题所在，势必拖慢产品推出的速度。有鉴于此，在电路布局设计过程中，传统手段中已经可利用一些简单法则，例如最小关键尺寸(minimum Critical Dimension)，或是实体模型(physical model)来筛出较无法容忍制程变异的区域，企图提早找出量产时容易出错的热点(hotspots)并加以改善，进而提早消除产品完成后可能的弱点。但是，此类方法缺乏系统化与阶层化的分析步骤，造成推测出来的热点(hotspots)与产品完成后的实际电性表现(performance)有着相当大的差距，导致提升良率(yield)成效并不显着，而如何改善此等已知手段的缺失，便是发展本发明的主要目的。
发明内容
本发明的目的在于提供一种集成电路设计与制造方法，其包含下列步骤：提供一集成电路布局；至少从集成电路布局中找出一第一组热点与一第二组热点；根据第一组热点与第二组热点与一产品功能特性而产生一热点评分；以及当热点评分大于一标准值时，利用第一组热点与第二组热点对集成电路布局进行修正。
在本发明的较佳实施例中，上述第一组热点为与系统缺陷相关的热点，上述第二组热点为与随机缺陷相关的热点。
在本发明的较佳实施例中，从上述集成电路布局中还找出一第三组热点，上述第三组热点为与参数排斥相关的热点，并根据上述第一组热点、上述第二组热点、上述第三组热点与上述产品功能特性而产生上述热点评分。
在本发明的较佳实施例中，从上述集成电路布局中还找出一第四组热点，上述第四组热点为与量产机台的灵敏度相关的热点，并根据上述第一组热点、上述第二组热点、上述第四组热点与上述产品功能特性而产生上述热点评分。
在本发明的较佳实施例中，从上述集成电路布局中还找出一第三组热点与一第四组热点，上述第三组热点为与参数排斥相关的热点，上述第四组热点为与量产机台的灵敏度相关的热点，并根据上述第一组热点、上述第二组热点、上述第三组热点、上述第四组热点与上述产品功能特性而产生上述热点评分。
在本发明的较佳实施例中，上述产品功能特性包含有一速度取向功能特性或一省电取向功能特性。
在本发明的较佳实施例中，根据上述第一组热点与上述第二组热点与一产品功能特性而产生上述热点评分的方法包含下列步骤：根据上述产品功能特性对上述第一组热点进行加权评分而得到相对应上述第一组热点的一第一组评分；根据上述产品功能特性对上述第二组热点进行加权评分而得到相对应上述第二组热点的一第二组评分；以及将上述第一组评分与上述第二组评分进行总和而得致上述热点评分。
在本发明的较佳实施例中，利用上述第一组热点与上述第二组热点对上述集成电路布局进行修正的方法包含对上述集成电路布局对应的一光罩图案进行一光学邻近修正。
在本发明的较佳实施例中，利用上述第一组热点与上述第二组热点对上述集成电路布局进行修正的方法包含通过使用金属槽与假填充。
在本发明的较佳实施例中，还包含下列步骤：当上述热点评分小于上述标准值时，进入一生产线上的真实硅晶圆验证。
在本发明的较佳实施例中，上述生产线上的真实硅晶圆验证中包含下列步骤：进行硬件错误的撷取；以及根据撷取到的硬件错误，于真实硅晶圆的电路布局中寻找出与热点相关的电路布局图案后进行修正。
在本发明的较佳实施例中，上述生产线上的真实硅晶圆验证中包含下列步骤：进行软件错误的撷取；以及根据撷取到的软件错误于真实硅晶圆的电路布局中寻找出与热点相关的电路布局图案后进行修正。
在本发明的较佳实施例中，还包含下列步骤：将无法克服的热点送进一热点数据库，并根据其缺陷的类别加以分类；以及将上述热点数据库中的热点所对应的电路布局反馈给电路布局设计者。
附图说明
图1A～图1D为本发明所发展出来可对集成电路布局中热点进行检测与评分的系统化与阶层化分析方法的流程示意图。
图2为完成于集成电路芯片上的多层内连接导线结构的剖面示意图。
图3为利用仲裁步骤的结果所进行的后续处理。
[主要元件标号说明]
L1、L2：金属导线的长度
W1、W2、W3：金属导线的宽度
M2-Z0：第二金属层M2的平均沟渠底部高度
M3-Z0：第三金属层M3的平均沟渠底部高度
Z1：金属导线深度
Z2：沟渠深度
θ：沟渠侧壁的倾斜角度
10：完成设计的集成电路布局
具体实施方式
请参见图1A～图1D，其为本发明所发展出来可对集成电路布局中热点进行检测(detection)与评分(scoring)的系统化(systematical)与阶层化(hierarchical)分析方法的流程示意图，其主要概念是利用集成电路布局完成设计后的多个指标数据(indices)来建立多种模型以进行多种分析，进而得到不同因素所造成的电性热点(electrical hotspots)。
而该方法中的多种分析可区分为四个事件(event)，所有事件的起点都是初步完成设计的集成电路布局10(IC Design Layout)，其中事件1主要是从系统缺陷(systematic defect)的角度来找出可能的电子热点(electricalhotspots)。举例来说，利用设计完成后的集成电路布局中关于绕线(routing)的指标数据(indices)，可以建立出一个关于立体化多层内连线(3-Dimension multi-level interconnection)的电子模型(electrical model)来进行系统缺陷的分析，进而推测出与代表可能发生绕线缺陷的电性热点(electrical hotspots)。
如图2所示，其为表示出完成于集成电路芯片上的多层内连接导线结构(Multi-Level Interconnect Structure)的剖面示意图，其中表示出多个关于绕线(routing)的指标数据(indices)，例如Z0、Z1、Z2、W、L及θ等，图中的M2-Z0，其为代表第二金属层M2的平均沟渠底部高度(Average TrenchBottom Height)，而M3-Z0则表示出第三金属层M3的平均沟渠底部高度(Average Trench Bottom Height)，Z1为金属导线深度，Z2为沟渠深度，W1、W2、W3...表示出金属导线的宽度，L1、L2...表示出金属导线的长度，至于θ则表示沟渠侧壁的倾斜角度。而利用Z0、Z1、Z2、W、L及θ等指标数据(indices)便可利用同是发明人所发展出来的模拟方法(见于IEEE TRANSACTIONS ONELECTRON DEVICES，VOL.46，NO.4，APRIL 1999 A Novel TransientSimulation for 3-D Multilevel Interconnections on Complex Topography)来建立出多层内连接导线结构(Multi-Level Interconnect Structure)在芯片中的电子模型(electrical model)，然后估测出与绕线相关的电性热点(electrical hotspots)。例如，如论文中所述，可利用上述方法推估出相对应每一条导线的频率响应，进而得到设计完成的集成电路布局是否符合传输信号的频率要求。若有不符合要求时，便可回头去调整集成电路布局的设计来消除热点以符合需求。而上述系统缺陷(systematic defect)主要分为两类，第一类为与光学微影技术(Optical Lithography)造成W、L及θ等关键尺寸的缺陷，第二类为与化学性机械研磨法(Chemical MechanicalPolishing，简称CMP)造成的Z0、Z1、Z2等厚度的缺陷。因此上述调整集成电路布局设计的方式可利用下列手段。第一类的缺陷可利用光学邻近修正(Optical Proximity Correction，简称OPC)等等与光学微影技术(OpticalLithography)相关的技术来对光罩上的图案进行最佳化，而第二类的缺陷则可利用金属槽(metal slot)与假填充(dummy fill)等技术来调整研磨表面材质分布不均的现象，进而进行修正化学性机械研磨法所造成的缺陷。
于是图1A中的步骤101便是从完成设计的集成电路布局10中选出与绕线(routing)有关的指标数据(indices)，再利用步骤102来对该等指标数据(indices)进行分析以检测出可能发生绕线缺陷的电性热点(electricalhotspots)，然后于步骤103中来生成一整合热点集合(integratedhotspots)，步骤104则利用一优先准则来对该整合热点集合进行优先排序，然后步骤105则利用第一类缺陷的相关热点来进行对光罩图案进行光学邻近修正(Optical Proximity Correction，简称OPC)，而步骤106则利用第二类缺陷的相关热点而改变电路布局的设计，通过使用金属槽(metal slot)与假填充(dummy fill)等技术来调整研磨表面材质分布不均的现象。
而除了进行事件1之外，也可进入图1B所示的事件2来进行调整。事件2主要是从随机缺陷(Random Defects)的角度来找出可能的电子热点(electrical hotspots)。举例来说，如步骤201所述，从设计完成后的集成电路布局中找出关于关键区域分析(Critical Area Analysis，CAA)、单一透孔(Via)数量及单一接触结构(contact)数量等与统计相关的指标数据(indices)，然后进入步骤202来进行该等指标数据(indices)的分析，藉此以找出相关的随机热点(Random hotspots)。而在发明人于先前提出申请案号为100131680的台湾专利申请案“阶层式的晶圆良率预测方法与阶层式的晶圆生命周期预测方法”中，便可使用随机缺陷密度积分值λR，DD来检测出与统计相关的随机热点(Random hotspots)。然后于步骤203中来生成一整合热点集合(integrated hotspots)，步骤204则利用一优先准则来对该整合热点集合进行优先排序，而且当有不符合可制造性导向设计(Design ForManufacturability，简称DFM)的要求时，便可进入步骤205，利用随机缺陷密度积分值λR，DD来进行对光罩图案进行光学邻近修正(optical proximitycorrection，简称OPC)或是改变电路布局的设计，通过绕线设计的改变或置入冗余透孔/接触结构(Redundant Via/contact)来进行调整，进而使集成电路布局的随机缺陷密度积分值λR，DD可符合要求，最后达到消除随机热点的目的。
而除了进行事件1、2之外，也可进入图1C所示的事件3来进行调整。事件3主要是从参数排斥(Parametric Marginality)的角度来找出可能的参数热点(Parametric hotspots)。举例来说，由于经过晶圆厂制程实际完成于硅基板上完成的元件与特别为集成电路仿真的程序(Simulation Programwith Integrated Circuit Emphasis，SPICE)上完成设计的电路间存在有性能上的差距，因此如步骤301所述，可从实际完成于硅基板上完成的元件与特别为集成电路仿真的程序(SPICE)间的差异选出相关的指标数据(indices)，例如设计完成后的集成电路布局中属于第一阶效应(1st ordereffects)的圆角效应(Rounding Effect)、通道长度/宽度效应(Leff/Weff)等指标数据(indices)，以及属于第二阶效应(2nd order effects)甚或更高阶效应的阱近接效应(well proximity effect，WPE)、扩散区长度(length ofdiffusion，LOD)、多晶硅间隙效应(poly space effect，PSE)以及氧化层扩散间隙效应(Oxide Diffusion space effect，OSE)等指标数据(indices)。然后进入步骤302来进行该等指标数据(indices)的分析，藉此找出相关的参数热点。而在发明人于先前提出申请案号为100134602的台湾专利申请案“待测晶体管阵列”中便提出相关技术，利用在晶圆中的非元件区放置多个测试元件(test key)来进行电气特性的测量，进而获知所属晶圆中各区域电子元件的电气特性来建立出与制程相关的标准元件数据库。而利用此标准元件数据库与上述指标数据(indices)的比对便可检测出与参数排斥(ParametricMarginality)相关的热点。然后于步骤303中来生成一整合热点集合(integrated hotspots)，步骤304则利用一优先准则来对该整合热点集合进行优先排序，而且于当有不符合可制造性导向设计(DFM)对元件匹配及均匀度的要求时，便可进行步骤305，回头去调整集成电路布局的元件置放(Placement)或是选正确的标准元件(standard cell)，用以使集成电路布局的元件电气特性可符合时序及耗能的要求，进而达到消除热点的目的。
而除了进行事件1、2、3之外，也可进入图1D所示的事件4来进行调整。事件4主要是从量产机台(Process tool Unit)中的感应器灵敏度(SensorSensitivity)的角度来找出可能的热点(hotspots)。举例来说，利用负责实时监控量产机台(Process tool Unit，PU)工作状态的故障检测与鉴别(FaultDetection and Classification，FDC)等指标数据(indices)来进行分析，藉此以找出相关的热点。因此如步骤401所述，可从故障检测与键别(FDC)中选出相关的指标数据(indices)。然后进入步骤402来进行该等指标数据(indices)的分析，例如在发明人于先前提出申请案号为100131680的台湾专利申请案“阶层式的晶圆良率预测方法与阶层式的晶圆生命周期预测方法”与申请案号为13/287,097的美国专利申请案“Design of Experiments Methodfor Predicting Wafer Fabrication Outcome”中便提出相关技术，用以利用故障检测与鉴别(Fault Detection and Classification，FDC)以及均匀度(U％)等指标数据来找出量产机台变异热点(PU variation hotspots)。然后于步骤403中来生成一整合热点集合(integrated hotspots)，步骤404则利用一优先准则来对该整合热点集合进行优先排序，而且于当有不符合可制造性导向设计(DFM)对量产机台相关指标数据(indices)的要求时，便可进行步骤405，利用量产机台相关指标数据(indices)来进行对光罩图案进行光学邻近修正(OPC)或是改变电路布局的设计，进而使集成电路布局可符合要求，最后达到消除热点的目的。当然，上述事件1至事件4不一定要全部实施，系统开发者可视实际需求而选用其中至少两事件来执行便有其功效增进，但当然将越多事件一并考虑的效果更佳。
至于步骤50为一仲裁步骤，当不同事件所检测到的热点需要修正的项目相同但修改方向彼此冲突时，则需要将产品功能特性列入考虑来进行仲裁。例如，产品功能特性是速度取向与产品功能特性是省电取向，两者所进行的修改必然以不同的方式来进行，选用的标准元件也必然不同。因此根据产品功能特性来对各种热点进行评分，举例来说，可分别根据该产品功能特性对多组的热点进行加权评分而得到相对应不同组热点的多组评分，最后由分数高低来依序进行光学邻近修正(OPC)或是改变电路布局的设计。而标准元件库也可根据产品功能特性来进行分类，例如可分为速度取向与省电取向两种。而产品功能特性也可以用来决定上述事件中所使用的优先准则，用以决定要优先处理那一些种类的热点。
再请参见图3，其是利用仲裁步骤的结果所进行的后续处理，首先，步骤60是将上述多组评分进行总和而得致该热点评分，然后判断热点评分(hotspots score)的总分是否低于一个标准值(criterion)，其中热点评分的总分是将上述事件所找到的热点根据产品功能特性来给予权重后总和出来的一分数，因此若热点评分的总分高于标准值，表示对于光罩图案的光学邻近修正(OPC)或是电路布局设计的修改尚未通过可制造性导向设计(DFM)的要求，因此可回到图1中事件1至事件4的步骤104、步骤105与步骤106、步骤204与步骤205、步骤304与步骤305或步骤404与步骤405来进行重新调整，然后再经过步骤50的仲裁后回到步骤60进行再一次判断，直到热点评分的总分已低于该标准值后，便可进入步骤61的生产线上的真实硅晶圆验证。
然后可进入步骤62与步骤63来分别进行硬件错误(hard fail)与软件错误(soft fail)的撷取。其中硬件错误(hard fail)是指真实在产品上检测到的缺陷，而软件错误(soft fail)则是可从例如“实验设计法(Design OfExperiment，DOE)”等电性测量技术所测量得到的电性数据(electrical data)中，找出不符合元件性能要求的错误。而根据撷取到的硬件错误与软件错误可分别于步骤64与步骤65中，于产品的电路布局中寻找出与缺陷热点与电性热点相关的电路布局图案，然后可回到事件1至事件4中来进行修正(如图中的虚线所示)，用以将热点的数目减至最低。但最后仍有无法克服的热点存在，此时便可将无法克服的热点送进一个热点数据库，并根据其缺陷的类别加以分类(步骤66)，例如关键尺寸、电性参数、均匀度、不匹配或是量产机台的灵敏度等，并可将数据库中的热点所对应的电路布局反馈给设计端，提醒电路布局设计者，该等热点所对应的电路布局无法量产而于将来需避免此种设计。
综上所述，在本发明对技术进行改良后，已可有效改善已知手段的问题。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
Claims (13)
1.一种集成电路设计与制造方法，其包含下列步骤：
提供一集成电路布局；
至少从该集成电路布局中找出一第一组热点与一第二组热点；
根据该第一组热点与该第二组热点与一产品功能特性而产生一热点评分；以及
当该热点评分大于一标准值时，利用该第一组热点与该第二组热点对该集成电路布局进行修正。
2.根据权利要求1所述的集成电路设计与制造方法，其中该第一组热点为与系统缺陷相关的热点，该第二组热点为与随机缺陷相关的热点。
3.根据权利要求2所述的集成电路设计与制造方法，其中从该集成电路布局中还找出一第三组热点，该第三组热点为与参数排斥相关的热点，并根据该第一组热点、该第二组热点、该第三组热点与该产品功能特性而产生该热点评分。
4.根据权利要求2所述的集成电路设计与制造方法，其中从该集成电路布局中还找出一第四组热点，该第四组热点为与量产机台的灵敏度相关的热点，并根据该第一组热点、该第二组热点、该第四组热点与该产品功能特性而产生该热点评分。
5.根据权利要求2所述的集成电路设计与制造方法，其中从该集成电路布局中还找出一第三组热点与一第四组热点，该第三组热点为与参数排斥相关的热点，该第四组热点为与量产机台的灵敏度相关的热点，并根据该第一组热点、该第二组热点、该第三组热点、该第四组热点与该产品功能特性而产生该热点评分。
6.根据权利要求1所述的集成电路设计与制造方法，其中该产品功能特性包含有一速度取向功能特性或一省电取向功能特性。
7.根据权利要求6所述的集成电路设计与制造方法，其中根据该第一组热点与该第二组热点与一产品功能特性而产生该热点评分的方法包含下列步骤：
根据该产品功能特性对该第一组热点进行加权评分而得到相对应该第一组热点的一第一组评分；
根据该产品功能特性对该第二组热点进行加权评分而得到相对应该第二组热点的一第二组评分；以及
将该第一组评分与该第二组评分进行总和而得致该热点评分。
8.根据权利要求1所述的集成电路设计与制造方法，其中利用该第一组热点与该第二组热点对该集成电路布局进行修正的方法包含对该集成电路布局对应的一光罩图案进行一光学邻近修正。
9.根据权利要求1所述的集成电路设计与制造方法，其中利用该第一组热点与该第二组热点对该集成电路布局进行修正的方法包含通过使用金属槽与假填充。
10.根据权利要求1所述的集成电路设计与制造方法，其中还包含下列步骤：当该热点评分小于该标准值时，进入一生产线上的真实硅晶圆验证。
11.根据权利要求10所述的集成电路设计与制造方法，其中该生产线上的真实硅晶圆验证中包含下列步骤：
进行硬件错误的撷取；以及
根据撷取到的硬件错误，于真实硅晶圆的电路布局中寻找出与热点相关的电路布局图案后进行修正。
12.根据权利要求10所述的集成电路设计与制造方法，其中该生产线上的真实硅晶圆验证中包含下列步骤：
进行软件错误的撷取；以及
根据撷取到的软件错误于真实硅晶圆的电路布局中寻找出与热点相关的电路布局图案后进行修正。
13.根据权利要求10所述的集成电路设计与制造方法，其中还包含下列步骤：
将无法克服的热点送进一热点数据库，并根据其缺陷的类别加以分类；以及
将该热点数据库中的热点所对应的电路布局反馈给电路布局设计者。
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| PB01 | Publication | ||
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |