CN107256299A - 集成电路设计的可制造性评分方法、装置、介质及设备 - Google Patents

集成电路设计的可制造性评分方法、装置、介质及设备 Download PDF

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朱忠良
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Abstract

本发明提供集成电路设计的可制造性评分方法、装置、介质及设备，通过设计评分规则确定由各电路分析大项及其权重分值、各电路分析子项及其权重分值所构成的评分关系式；分析待测电路的各所述电路分析子项的可制造性，从而得到各所述电路分析子项的分析结果；将各所述分析结果相应地代入所述评分关系式中进行计算，从而得到所述待测电路的可制造性评分，并予以显示。本发明能够提供了比较标准、通用且合理的用于评价集成电路设计的可制造性的机制。另外，本发明除了作为设计优劣的评价依据，还可以扩展应用于可靠性分析、热分析、应力分析等多种领域的评分中。

Description

集成电路设计的可制造性评分方法、装置、介质及设备
技术领域
本发明涉及集成电路的可制造性设计领域，特别是涉及集成电路设计的可制造性评分方法、装置、介质及设备。
背景技术
可制造性设计(Design for Manufacturing，DFM)，它主要是研究产品本身的物理特征与制造系统各部分之间的相互关系，并把它用于产品设计中，以便将整个制造系统融合在一起进行总体优化，使之更规范，以便降低成本，缩短生产时间，提高产品可制造性和工作效率。
智能制造需要用数据说话。然而，现阶段行业内针对布线、芯片设计和电路原理设计完成后的可制造性分析评审没有一个类似于考试成绩一样的评分方法。通常的可制造性分析只是将分析结果显示出来，让设计人员可以看到缺陷的数量，但是对于评价设计的优劣却没有一个直观的反映。传统做法是将分析结果分为三个等级，分别是：绿色可接受、黄色警告、红色缺陷。显示黄色的在制造中需要引起注意，可能会对制造造成问题；显示红色的是真正的缺陷，必须修改设计，即使都是显示红色，缺陷的严重性还是有所差异。比如，缺少光学参考点的缺陷和焊盘过小的缺陷，这两者的严重性完全不一样。缺少光学参考点根本没法生产；而焊盘过小是可以生产的，只是其造成焊接不良的可能性将会增大。
由此，有的设计人员在评价自己产品的时候会觉得分析结果并没有显示出自己的设计存在多少问题，却为何又比别的设计人员差。另外，对于领导、客户及制造端来讲，在评价设计的产品时，不会逐个看完分析后的结果再来给产品进行评价，并且不同的人标准也不一样。如果说设计一个简单电路发现的问题数量与设计一个复杂电路的同样多会被认为是两个电路的设计水平完全相同，那么将会直接导致评价的失败。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种集成电路设计的可制造性评分方法、装置、介质及设备，从而产生了一种比较标准、通用且合理的用于评价集成电路设计的可制造性的机制。本发明除了作为设计优劣的评价依据，还可以扩展应用于可靠性分析、热分析、应力分析等多种领域的评分中。
为实现上述目的及其他相关目的，本发明提供一种集成电路设计的可制造性评分方法，包括：设计评分规则，包括：设置各电路分析大项、及每个大项所对应的权重分值；设置各所述电路分析大项所包含的电路分析子项、及每个子项所对应的权重分值；设置由各所述电路分析大项及其权重分值、各所述电路分析子项及其权重分值所构成的评分关系式；分析待测电路的各所述电路分析子项的可制造性，从而得到各所述电路分析子项的分析结果；将各所述分析结果相应地代入所述评分关系式中进行计算，从而得到所述待测电路的可制造性评分，并予以显示。
于本发明一实施例中，每个子项所对应的权重分值包括：减分权重、和/或加分权重；所述评分关系式包括：减分法评分关系式、和/或加分法评分关系式；当所述评分规则设置有N个所述电路分析大项且每个所述电路分析大项包括n个电路分析小项时，所述减分法评分关系式为：减分法电路可制造性评分＝第一电路分析大项的减分平均分×第一电路分析大项的权重分值占所有大项权重分值总和的比例+第二电路分析大项的减分平均分×第二电路分析大项的权重分值占所有大项权重分值总和的比例+…+第N电路分析大项的减分平均分×第N电路分析大项的权重分值占所有大项权重分值总和的比例；其中，
并且，第n电路分析子项的减分总值＝分析的元件组数×所述第n电路分析子项的减分权重；第n电路分析子项的分析减分值＝分析出缺陷的元件组数×所述第n电路分析子项的减分权重；
所述加分法评分关系式为：加分法电路可制造性评分＝第一电路分析大项的加分平均分×第一电路分析大项的权重分值占所有大项权重分值总和的比例+第二电路分析大项的加分平均分×第二电路分析大项的权重分值占所有大项权重分值总和的比例+…+第N电路分析大项的加分平均分×第N电路分析大项的权重分值占所有大项权重分值总和的比例；其中，
并且，第n电路分析子项的加分总值＝分析的元件组数×所述第n电路分析子项的加分权重；第n电路分析子项的分析加分值＝所述第n电路分析子项的加分总值—所述第n电路分析子项的分析减分值。
于本发明一实施例中，在将各所述分析结果相应带入所述评分关系式中进行计算之前，还包括：展示各所述分析结果及其对应的权重，以供用户根据需要对这些分析结果进行筛选；将筛选后的各分析结果会相应地代入所述评分关系式中进行计算。
于本发明一实施例中，所述方法还包括：获取用户添加的补充分析项的分析结果及其权重分值；将所述补充分析项的分析结果及其权重分值加入所述评分关系式中，从而计算得到最终的可制造性评分。
于本发明一实施例中，所述电路分析大项包括：元件本体间距项、光学点项、及外层线路项。
于本发明一实施例中，所述元件本体间距项包含的电路分析子项包括：各类元件间的安全距离项。
于本发明一实施例中，所述光学点项包含的电路分析子项包括：光学点数量项、光学点与孔安全距离项、及光学点与信号安全距离项。
于本发明一实施例中，所述外层线路项包含的电路分析子项包括：插件铜环尺寸项、过孔铜环尺寸项、及线路短路项。
于本发明一实施例中，所述可制造性评分的显示方式包括：百分制、百分比制、饼图、及柱状图中的一种或多种组合。
于本发明一实施例中，所述电路包括：PCB板、PCBA板、芯片、或原理图设计。
为实现上述目的及其他相关目的，本发明提供一种集成电路设计的可制造性评分装置，包括：分析规则模块，用于设计评分规则，包括：设置各电路分析大项、及每个大项所对应的权重分值；设置各所述电路分析大项所包含的电路分析子项、及每个子项所对应的权重分值；设置由各所述电路分析大项及其权重分值、各所述电路分析子项及其权重分值所构成的评分关系式；分析模块，用于分析待测电路的各所述电路分析子项的可制造性，从而得到各所述电路分析子项的分析结果；计算模块，用于将各所述分析结果相应地代入所述评分关系式中进行计算，从而得到所述待测电路的可制造性评分；显示模块，用于显示所述可制造性评分。
为实现上述目的及其他相关目的，本发明提供一种存储介质，其中存储有计算机程序，所述计算机程序被处理器加载执行时，实现如上任一所述的集成电路设计的可制造性评分方法。
为实现上述目的及其他相关目的，本发明提供一种电子设备，包括：处理器、及存储器；其中，所述存储器用于存储计算机程序；所述处理器用于加载执行所述计算机程序，以使所述电子设备执行如上任一所述的集成电路设计的可制造性评分方法。
如上所述，本发明的集成电路设计的可制造性评分方法、装置、介质及设备，提供了比较标准、通用且合理的用于评价电路设计的可制造性的机制，有助于直观地反映出电路设计的优劣。另外，本发明除了作为设计优劣的评价依据，还可以扩展应用于可靠性分析、热分析、应力分析等多种领域的评分中。
附图说明
图1显示为本发明一实施例中的集成电路设计的可制造性评分方法的流程示意图。
图2显示为本发明另一实施例中的集成电路设计的可制造性评分方法的流程示意图。
图3显示为本发明一实施例中的集成电路设计的可制造性评分装置的模块示意图。
元件标号说明
S101～S103 方法
301 分析规则模块
302 分析模块
303 计算模块
304 显示模块
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，本发明提供一种集成电路设计的可制造性评分方法，用于对PCB板、PCBA板、芯片、原理图设计等的电路设计优劣进行打分评价，包括：
步骤S101：设计评分规则，例如：各电路分析大项、及每个大项所对应的权重分值(如范围在1至10内的浮点数)；各所述电路分析大项所包含的电路分析子项、及每个子项所对应的权重分值；由各所述电路分析大项及其权重分值、各所述电路分析子项及其权重分值所构成的评分关系式。除此之外，设计的规则内容还包括：分析的对象、分析结果缺陷造成的生产问题、缺陷的等级、各大/小项目的权重不为空等。
如图2所示，每个子项所对应的权重分值分为两种，包括：减分权重、加分权重，如：范围在1至10内的浮点数。举例来说，PCB mark检查项的减分权重和加分权重都应分别为10，由于其属于严重级缺陷，所以减分权重和加分权重都应当设置为最高。相对应地，所述评分关系式包括：减分法评分关系式、加分法评分关系式。于此，假设评分规则中设置了N个所述电路分析大项，并且每个所述电路分析大项包括n个电路分析小项(每个大项所包含的小项个数可以相同或不同)，则
所述减分法评分关系式为：
减分法电路可制造性评分＝第一电路分析大项的减分平均分×第一电路分析大项的权重分值占所有大项权重分值总和的比例+第二电路分析大项的减分平均分×第二电路分析大项的权重分值占所有大项权重分值总和的比例+…+第N电路分析大项的减分平均分×第N电路分析大项的权重分值占所有大项权重分值总和的比例；其中，
并且，第n电路分析子项的减分总值＝分析的元件组数×所述第n电路分析子项的减分权重；第n电路分析子项的分析减分值＝分析出缺陷的元件组数×所述第n电路分析子项的减分权重。
所述加分法评分关系式为：
加分法电路可制造性评分＝第一电路分析大项的加分平均分×第一电路分析大项的权重分值占所有大项权重分值总和的比例+第二电路分析大项的加分平均分×第二电路分析大项的权重分值占所有大项权重分值总和的比例+…+第N电路分析大项的加分平均分×第N电路分析大项的权重分值占所有大项权重分值总和的比例；其中，
并且，第n电路分析子项的加分总值＝分析的元件组数×所述第n电路分析子项的加分权重；第n电路分析子项的分析加分值＝所述第n电路分析子项的加分总值—所述第n电路分析子项的分析减分值。
步骤S102：分析待测电路的各所述电路分析子项的可制造性，从而得到各所述电路分析子项的分析结果。
步骤S103：将各所述分析结果相应地代入所述评分关系式中进行计算，从而得到所述待测电路的可制造性评分，并予以显示。
在本发明一改进的实施方式中，在将各所述分析结果相应带入所述评分关系式中进行计算之前，向用户展示各所述分析结果及其对应的权重，以供用户根据需要对这些分析结果进行筛选。随后，再将筛选后的各分析结果相应地代入所述评分关系式中进行计算。
在本发明另一改进的实施方式中，在将各所述分析结果相应带入所述评分关系式中进行计算之前，获取用户添加的补充分析项的分析结果及其权重分值。随后，再将所述补充分析项的分析结果及其权重分值加入所述评分关系式中，从而计算得到最终的可制造性评分；或者，先根据所述评分关系式计算出可制造性的评分，再获取用户添加的补充分析项的分析结果及其权重分值，并将根据补充分析项的分析结果及其权重分值计算得到的分值与之前计算出的评分结合，以形成最终的可制造性评分。
需要说明的是，所述补充分析项是用户手工添加的缺陷结果，这些缺陷一般是无法通过自动化的方式直接分析的缺陷。
得到的可制造性评分可以通过百分制、百分比制、饼图、或柱状图等方式予以显示。
如图3所示，与上述方法实施例原理相似的是，本发明提供一种集成电路设计的可制造性评分装置，包括：分析规则模块301、分析模块302、计算模块303、显示模块304，还进一步包括了报告模块(未图示)。由于前述方法实施例中的技术特征可应用于本装置实施例，因而不再重复赘述。
分析规则模块301设计评分规则。分析模块302分析待测电路的各所述电路分析子项的可制造性并得到各所述电路分析子项的分析结果。计算模块303将各所述分析结果相应地代入所述评分关系式中进行计算，从而得到所述待测电路的可制造性评分。显示模块304显示所述可制造性评分。
在本发明一改进的实施方式中，在将各所述分析结果相应带入所述评分关系式中进行计算之前，显示模块304向用户展示各所述分析结果及其对应的权重，以供用户根据需要对这些分析结果进行筛选。随后，计算模块303再将筛选后的各分析结果相应地代入所述评分关系式中进行计算。
在本发明另一改进的实施方式中，在将各所述分析结果相应带入所述评分关系式中进行计算之前，报告模块先获取用户添加的补充分析项的分析结果及其权重分值。随后，计算模块303再将所述补充分析项的分析结果及其权重分值加入所述评分关系式中，从而计算得到最终的可制造性评分；或者，计算模块303先根据所述评分关系式计算出可制造性的评分，报告模块再获取用户添加的补充分析项的分析结果及其权重分值，并将根据补充分析项的分析结果及其权重分值计算得到的分值与之前计算出的评分结合，以形成最终的可制造性评分。
以下将通过一个具体的实施例详细说明本发明的实现过程：
1)开启分析规则模块301，比如就做三大项的可制造性分析，分别为：元件本体间距分析、光学点分析、外层线路分析。大项权重分a分别为：5、10、6。那么大项比重值分别为：a/b＝5/(5+10+6)＝0.2381，a/b＝10/(5+10+6)＝0.4762，a/b＝6/(5+10+6)＝0.2857。
a)元件本体分析间距子项减分值和加分值分别为：
BodyToBody_Height(400～800mil)高元件间安全距离：c＝6，d＝6
BodyToBody(CHIP)片状元件间安全距离：c＝5，d＝6
BodyToBody_Height(>800mil)超高元件间安全距离：c＝6，d＝6
b)光学点分析子项减分值和加分值分别为：
PCBFidQuantity光学点数量：c＝10，d＝10
FeatureClearanceDrill光学点与孔安全距离：c＝4，d＝4.5
FidClearanceOnSignal光学点与信号安全距离：c＝3，d＝3
c)外层线路分析子项减分值和加分值分别为:
PTHPadAnnularRing插件铜环尺寸：c＝6，d＝6.5
VIAAnnularRing过孔铜环尺寸：c＝2，d＝2.5
CircuitShort线路短路：c＝8，d＝8.5
2)开启分析模块302，并同时调用计算模块303；
a)进行元件本体分析间距分析检测：
BodyToBody_Height(400～800mil)高元件间安全距离如果有5组元件分析子项减分总值为∑(c)＝5*6，则分析子项加分总值为∑(d)＝5*6，并且检测到1组有问题那么子项分析减分值为∑(e)＝1*6，分析加分值为∑(f)＝(5-1)*6；
BodyToBody(CHIP)片状元件间安全距离如果有100组元件分析子项减分总值为∑(c)＝100*5，分析子项加分总值为∑(d)＝100*5，并且1组有问题那么子项分析减分值为∑(e)＝1*5，分析加分值为∑(f)＝(100-1)*5；
BodyToBody_Heigh-t(>800mil)超高元件间安全距离如果有2组元件分析子项减分总值∑(c)＝2*6，分析子项加分总值∑(d)＝2*6，并且检测到一组有问题那么子项分析减分值为∑(e)＝1*6，分析加分值为∑(f)＝(2-1)*6；
b)进行光学点分析检测：
PCBFidQuantity光学点数量分析，如果要求2个或以上数量，发现有2个则光学点数量分析子项减分总分值为∑(c)＝2*10，加分总值为∑(d)＝2*10，分析减分值为∑(e)＝0*10，分析加分值为∑(f)＝(2-0)*10；
FeatureClearanceDrill光学点与孔安全距离，如果有2光学点数量分析子项减分总值为∑(c)＝2*4，分析子项加分总值为∑(d)＝2*4.5，并且检测到1组有问题那么子项分析减分值为∑(e)＝1*4，分析加分值为∑(f)＝(2-1)*4.5；
FidClearanceOnSignal光学点与信号安全距离分析没有问题，分析子项减分总值为∑(c)＝2*3，分析子项加分总值为∑(d)＝2*3，并且检测没有问题那么子项分析减分值为∑(e)＝0*3，分析加分值为∑(f)＝(2-0)*3；
c)进行外层线路分析检测：
PTHPadAnnularRing插件铜环尺寸分析，如果有40个插件铜环尺寸需要分析则分析子项减分总值为∑(c)＝40*6，分析子项加分总值为∑(d)＝40*6.5，发现问题的有7个，那么子项分析减分值为∑(e)＝7*6，分析加分值为∑(f)＝(40-7)*6.5；
VIAAnnularRing过孔铜环尺寸分析，如果有1000个VIA过孔，那么分析子项减分总值为∑(c)＝1000*2，分析子项加分总值为∑(d)＝1000*2.5，发现问题的有0个，那么子项分析减分值为∑(e)＝0*2，分析加分值为∑(f)＝(1000-0)*2.5；
CircuitShort线路短路分析，如果有168个线路需要分析则分析子项减分总值为∑(c)＝168*8，分析子项加分总值为∑(d)＝168*8.5，发现问题的有0个，那么子项分析减分值为∑(e)＝0*168，分析加分值为∑(f)＝(168-0)*8.5。
3)可制造性评价值计算如下：
a)减分法评价值：∑(AVERAGE((∑(c)-∑(e))/∑(c))*a/b)
具体数值计算：
((((5*6)-(1*6))/(5*6)+((100*5)-(1*5))/(100*5)+((2*6)-(1*6))/(2*6))/3)*0.2381+((((2*10)-(0*10))/(2*10)+((2*4)-(1*4))/(2*4)+((2*3)-(0*3))/(2*3))/3)*0.4762+((((40*6)-(7*6))/(40*6)+((1000*2)-(0*2))/(1000*2)+((168*8)-(0*8))/(168*8))/3)*0.2857＝0.8476
以百分制显示也就是85分左右。
b)加分法评价值：∑(AVERAGE(∑(f)/∑(d))*a/b)
具体数值计算：
((((5-1)*6)/(5*6)+((100-1)*6)/(100*6)+((2-1)*6)/(2*6))/3)*0.2381+((((2-0)*10)/(2*10)+((2-1)*4.5)/(2*4.5)+((2-0)*3)/(2*3))/3)*0.4762+((((40-7)*6.5)/(40*6.5)+((1000-0)*2.5)/(1000*2.5)+((168-0)*8.5)/(168*8.5))/3)*0.2857＝0.8476
以百分制显示也就是85分左右。
4)开启显示模块304将减分法评价值或加分法评价值用百分比制、饼图、柱状图等方式显示出来，可以将其输出到excel、pdf、word、html等报告中供用户使用。
除此之外，本发明还包括一种存储介质和一种电子设备，由于前述实施例中的技术特征可以应用于存储介质实施例、电子设备实施例，因而不再重复赘述。
所述存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质，其中存储有计算机程序，该计算程序在被处理器加载执行时，实现前述实施例中集成电路设计的可制造性评分方法的全部或部分步骤。
所述电子设备为包括处理器(CPU/MCU/SOC)、存储器(ROM/RAM)。特别的，该存储器中存储有计算机程序，该处理器在加载执行所述计算机程序时，实现前述实施例中集成电路设计的可制造性评分方法的全部或部分步骤。
综上所述，本发明相比于目前行业方案，能够通俗直观地显示电路设计的可制造性优劣。由于本发明使用权重分值客观地评估设计的优劣，即便是非专业人士也能从可制造性的角度一眼看出设计的优劣。例如：在本发明实施之前，一块简单的PCB板只有50个元件，出现一个元件间距近的问题，以及一块复杂的PCB板有500个元件，也出现一个元件间距近的问题，现有的方法分析所显示的结果是一样的，都是一个问题，但是实际上该问题在简单PCB板上是不应该出现的，即简单PCB板的设计较差，而对于拥有500个元件的复杂PCB板上由于空间有限，出现一个元件间距近的问题无法避免，是应该在工艺上去规避和注意的。所以，本发明的实施可以有效的避免设计人员与制造人员的相互推诿扯皮，也可以对于智能制造有定性的规定(比如评价值95分才可以生产)，有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种集成电路设计的可制造性评分方法，其特征在于，包括：
设计评分规则，包括：设置各电路分析大项、及每个大项所对应的权重分值；设置各所述电路分析大项所包含的电路分析子项、及每个子项所对应的权重分值；设置由各所述电路分析大项及其权重分值、各所述电路分析子项及其权重分值所构成的评分关系式；
分析待测电路的各所述电路分析子项的可制造性，从而得到各所述电路分析子项的分析结果；
将各所述分析结果相应地代入所述评分关系式中进行计算，从而得到所述待测电路的可制造性评分，并予以显示。
2.根据权利要求1所述的集成电路设计的可制造性评分方法，其特征在于，每个子项所对应的权重分值包括：减分权重、和/或加分权重；所述评分关系式包括：减分法评分关系式、和/或加分法评分关系式；当所述评分规则设置有N个所述电路分析大项且每个所述电路分析大项包括n个电路分析小项时，
所述减分法评分关系式为：
减分法电路可制造性评分＝第一电路分析大项的减分平均分×第一电路分析大项的权重分值占所有大项权重分值总和的比例+第二电路分析大项的减分平均分×第二电路分析大项的权重分值占所有大项权重分值总和的比例+…+第N电路分析大项的减分平均分×第N电路分析大项的权重分值占所有大项权重分值总和的比例；其中，
所述
并且，
第n电路分析子项的减分总值＝分析的元件组数×所述第n电路分析子项的减分权重；
第n电路分析子项的分析减分值＝分析出缺陷的元件组数×所述第n电路分析子项的减分权重；
所述加分法评分关系式为：
加分法电路可制造性评分＝第一电路分析大项的加分平均分×第一电路分析大项的权重分值占所有大项权重分值总和的比例+第二电路分析大项的加分平均分×第二电路分析大项的权重分值占所有大项权重分值总和的比例+…+第N电路分析大项的加分平均分×第N电路分析大项的权重分值占所有大项权重分值总和的比例；其中，
所述
并且，
第n电路分析子项的加分总值＝分析的元件组数×所述第n电路分析子项的加分权重；
第n电路分析子项的分析加分值＝所述第n电路分析子项的加分总值—所述第n电路分析子项的分析减分值。
3.根据权利要求1所述的集成电路设计的可制造性评分方法，其特征在于，在将各所述分析结果相应带入所述评分关系式中进行计算之前，还包括：
展示各所述分析结果及其对应的权重，以供用户根据需要对这些分析结果进行筛选；
将筛选后的各分析结果会相应地代入所述评分关系式中进行计算。
4.根据权利要求1或3所述的集成电路设计的可制造性评分方法，其特征在于，还包括：
获取用户添加的补充分析项的分析结果及其权重分值；
将所述补充分析项的分析结果及其权重分值加入所述评分关系式中，从而计算得到最终的可制造性评分。
5.根据权利要求1所述的集成电路设计的可制造性评分方法，其特征在于，所述电路分析大项包括：元件本体间距项、光学点项、及外层线路项。
6.根据权利要求5所述的集成电路设计的可制造性评分方法，其特征在于，所述元件本体间距项包含的电路分析子项包括：各类元件间的安全距离项。
7.根据权利要求5所述的集成电路设计的可制造性评分方法，其特征在于，所述光学点项包含的电路分析子项包括：光学点数量项、光学点与孔安全距离项、及光学点与信号安全距离项。
8.根据权利要求5所述的集成电路设计的可制造性评分方法，其特征在于，所述外层线路项包含的电路分析子项包括：插件铜环尺寸项、过孔铜环尺寸项、及线路短路项。
9.根据权利要求1所述的集成电路设计的可制造性评分方法，其特征在于，所述可制造性评分的显示方式包括：百分制、百分比制、饼图、及柱状图中的一种或多种组合。
10.根据权利要求1所述的集成电路设计的可制造性评分方法，其特征在于，所述电路包括：PCB板、PCBA板、芯片、或原理图设计。
11.一种集成电路设计的可制造性评分装置，其特征在于，包括：
分析规则模块，用于设计评分规则，包括：设置各电路分析大项、及每个大项所对应的权重分值；设置各所述电路分析大项所包含的电路分析子项、及每个子项所对应的权重分值；设置由各所述电路分析大项及其权重分值、各所述电路分析子项及其权重分值所构成的评分关系式；
分析模块，用于分析待测电路的各所述电路分析子项的可制造性，从而得到各所述电路分析子项的分析结果；
计算模块，用于将各所述分析结果相应地代入所述评分关系式中进行计算，从而得到所述待测电路的可制造性评分；
显示模块，用于显示所述可制造性评分。
12.一种存储介质，其中存储有计算机程序，其特征在于，所述计算机程序被处理器加载执行时，实现如权利要求1至10中任一所述的集成电路设计的可制造性评分方法。
13.一种电子设备，其特征在于，包括：处理器、及存储器；其中，
所述存储器用于存储计算机程序；
所述处理器用于加载执行所述计算机程序，以使所述电子设备执行如权利要求1至10中任一所述的集成电路设计的可制造性评分方法。
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