CN108268684A - 建立可制造性设计模型的数据处理方法及其数据处理装置 - Google Patents
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Abstract
一种建立可制造性设计模型的数据处理方法及其数据处理装置，所述数据处理方法包括：提供第一晶圆；提供测试图样和第一芯片图样；将所述测试图样和所述第一芯片图样转移至所述第一晶圆上；在所述测试单元图形上设置多个一维采样点，并对所述测试单元图形进行一维尺寸测量；在所述第一芯片图形上设置多个二维采样点，并对所述第一芯片图形进行二维形貌测量，获得二维测量数据；对所述一维测量数据和所述二维测量数据进行处理，以建立可制造性设计模型。本发明技术方案所建立的可制造性设计模型的精度更高，有利于提高可制造性设计仿真的准确性，提高对热点预测的精度。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种建立可制造性设计模型的数据处理方法及其数据处理装置。
背景技术
电子领域的发展日新月异，各种产品的设计开发以及市场的推广进入了一个全新的时期。电子产品设计师正面临着比以往更艰巨的挑战：客户要求产品价格更低、产品质量更高同时交货周期更短。如何更快地去设计功能更多、体积更小、性价比更高、能够最大程度满足客户需求的产品成为各电子设计师努力追求的目标。
可制造性设计(Design For Manufacture，DFM)保证电子产品设计质量最有效的方法之一。可制造性设计就是从产品开发设计时起就考虑到可制造性和可测试性，使设计和制造之间紧密联系，实现从设计到制造一次成功的目的。可制造性设计具有缩短开发周期、降低成本、提高产品质量等优点，是企业产品取得成功的途径。
可制造性设计过程中，主要是根据可制造性设计模型对芯片图样进行可制造性设计仿真，获得仿真图形；通过分析所获得的仿真图形，预测所述芯片图样在设计制造过程中的热点(hot spots)。芯片设计师能够根据所述热点优化芯片图样设计、优化器件布局设计；流程工程师能够根据所述热点获得工艺弱点，从而改进工艺流程。
在可制造性设计过程中，精确的可制造性设计模型能够提高热点预测的精度。但是现有技术中所建立的可制造性设计模型精度较低。
发明内容
本发明解决的问题是提供一种建立可制造性设计模型的数据处理方法及其数据处理装置，以提高所建立可制造性设计模型的精度。
为解决上述问题，本发明提供一种建立可制造性设计模型的数据处理方法，包括：
提供第一晶圆，所述第一晶圆包括用于形成第一芯片的器件区和用于形成测试单元的测试区；提供测试图样和第一芯片图样，所述测试图样用于在所述测试区的第一晶圆上形成测试单元，所述第一芯片图样用于在所述器件区的第一晶圆上形成第一芯片；将所述测试图样和所述第一芯片图样转移至所述第一晶圆上，形成位于所述测试区第一晶圆上的测试单元图形和位于所述器件区第一晶圆上的第一芯片图形；在所述测试单元图形上设置多个一维采样点，并对所述测试单元图形进行一维尺寸测量，获得一维测量数据，所述一维测量数据包括：所述一维采样点之间的尺寸；在所述第一芯片图形上设置多个二维采样点，并对所述第一芯片图形进行二维形貌测量，获得二维测量数据，所述二维测量数据包括：所述二维采样点的坐标以及所述二维采样点的高度；对所述一维测量数据和所述二维测量数据进行处理，以建立可制造性设计模型。
相应的，本发明还提供一种可制造性设计模型的数据处理装置，包括：
获取模块，用于获取第一晶圆，所述第一晶圆包括用于形成第一芯片的器件区和用于形成测试单元的测试区；还用于获取测试图样和第一芯片图样，所述测试图样用于在所述测试区的第一晶圆上形成测试单元，所述第一芯片图样用于在所述器件区的第一晶圆上形成第一芯片；转移模块，与所述获取模块相连，用于获得测试图样和第一芯片图样以及所述第一晶圆；还用于将所述测试图样和所述第一芯片图样转移至所述第一晶圆上，形成位于所述测试区第一晶圆上的测试单元图形和位于所述器件区第一晶圆上的第一芯片图形；测量模块，与所述转移模块相连，用于获得所述测试单元图形和第一芯片图形；还用于在所述测试单元图形上设置多个一维采样点并对所述测试单元图形进行一维尺寸测量，获得一维测量数据，所述一维测量数据包括：所述一维采样点之间的尺寸；所述测量模块还用于在所述第一芯片图形上设置多个二维采样点，并对所述第一芯片图形进行二维形貌测量，获得二维测量数据，所述二维测量数据包括：所述二维采样点的坐标以及所述二维采样点的高度；整合模块，与所述测量模块相连，用于获得所述一维测量数据和所述二维测量数据；还用于对所述一维测量数据和所述二维测量数据进行处理，以建立可制造性设计模型。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案，在将所述测试图样和第一芯片图样转移至所述第一晶圆上之后，不仅对所述测试单元图形进行一维尺寸测量，还对所述第一芯片图形进行二维形貌测量；根据所述一维测量数据和所述二维测量数据，建立可制造性设计模型。由于可制造性设计模型是根据所述一维测量数据和所述二维测量数据而建立的，所以与仅根据一维测量数据所建立的可制造性设计模型相比，本发明技术方案所建立的可制造性设计模型能够更全面的反映半导体制造工艺的能力和效果，因此所建立的可制造性设计模型的精度更高，有利于提高可制造性设计仿真的准确性，提高对热点预测的精度。
本发明可选方案中，建立可制造性设计模型之后，所述数据处理方法还可以包括对所述可制造性设计模型进行第一校准处理；所述第一校准处理可以根据可制造性设计模型对所述第一芯片图样进行可制造性设计仿真，获得第一仿真图形，通过比较所述第一仿真图形和所述第一芯片图形的方法进行校准。由于所述第一芯片图样的复杂程度大于所述测试图样的复杂程度，也就是说，经第一校准的所述可制造性设计模型能够更多地反映不同图样之间的影响，所以所述第一校准处理能够有效的提高所述可制造性设计模型的精度，有利于提高可制造性设计仿真的准确性，提高对热点预测的精度。
本发明可选方案中，在进行第一校准处理之后，还可以对所述可制造性设计模型进行第二校准处理，所述第二校准处理的步骤包括：根据可制造性设计模型对所述第二芯片图样进行可制造性设计仿真，获得第二仿真图形，比较所述第二仿真图形和所述第二芯片图形的方法进行校准。由于芯片图形的数量庞大，变化众多，因此通过采用第二芯片图样进行的第一校准处理，能够使所述可制造性设计模型反映半导体工艺在转移不同芯片图样过程中的工艺能力和效果，从而有效的提高所述可制造性设计模型的精度，有利于提高可制造性设计仿真的准确性，提高对热点预测的精度。
附图说明
图1是一种可制造性设计模型数据处理方法的流程示意图；
图2是采用光学方法对图1中所述第一芯片图形表面起伏高度进行测量所获得测量数据的统计分布柱状图；
图3是根据所建立的可制造性设计模型对图1中所述第一芯片图样进行可制造性设计仿真所获得第一仿真图形的表面起伏高度的统计分布柱状图；
图4是本发明可制造性设计模型数据处理方法第一实施例的流程示意图；
图5是图4所示实施例中对所述可制造性设计模型进行第一校准处理步骤的流程示意图；
图6是图4所示实施例中对经第一校准处理校准的所述可制造性设计模型进行第二校准处理步骤的流程示意图；
图7是本发明可制造性设计模型数据处理装置一实施例的功能框图。
具体实施方式
由背景技术可知，现有技术中所建立的可制造性设计模型存在精度较低的问题。现结合一种建立可制造性设计模型的数据处理方法分析其精度较低问题的原因：
参考图1，示出了一种可制造性设计模型数据处理方法的流程示意图。
首先执行步骤S10，提供第一晶圆，所述第一晶圆包括用于形成第一芯片的器件区和用于形成测试单元的测试区；之后，执行步骤S20，提供测试图样和第一芯片图样，所述测试图样用于在所述测试区的第一晶圆上形成测试单元，所述第一芯片图样用于在所述器件区的第一晶圆上形成第一芯片；执行步骤S30，将所述测试图样和所述第一芯片图样转移至所述第一晶圆上，形成位于所述测试区第一晶圆上的测试单元图形和位于所述器件区第一晶圆上的第一芯片图形；形成测试单元图形和第一芯片图形之后，接着执行步骤S40，在所述测试单元图形上设置多个一维采样点，并通过透射电子显微镜对所述测试单元图形进行一维尺寸测量，获得一维测量数据，所述一维测量数据包括：所述一维采样点之间的尺寸；执行步骤S50，对所述一维测量数据进行处理，以建立所述可制造性设计模型。
由于测试单元图形主要是用于监测工艺而加入的测试单元(Test Key，TK)，因此测试单元图形的数量和种类是有限的，所以所述测试单元图形对半导体工艺的能力和效果的反映是有效的，所以根据仅包括所述测试单元图形的测量数据所建立可制造型设计模型的精度是有限的，所述可制造型设计模型无法全面反应复杂的半导体芯片制造过程中，半导体工艺的能力和效果。较低的可制造型设计模型精度，会影响所述可制造性设计仿真的精确度，影响热点预测的准确度。
为了提高所建立可制造型设计模型的精度，所述数据处理方法还可以包括：在建立所述可制造性设计模型之后，执行步骤S60，对所建立的可制造性设计模型进行校准处理。
所述校准处理的步骤包括：首先，在所述第一芯片图形上设置多个一维测试点，并通过透射电子显微镜(Transmission Electron Microscope，TEM)对所述测试单元图形进行一维验证测量，获得一维验证数据，所述一维验证数据包括：所述一维测试点之间的尺寸；根据所建立的可制造性设计模型对所述第一芯片图样进行可制造性设计仿真，获得第一仿真图形；之后，比较所述第一仿真图形和所述第一芯片图形在一维测试点的尺寸差异，并根据所述第一仿真图形和所述第一芯片图形在一维测试点的尺寸差异对所述可制造性设计模型进行校准。
但是所述可制造性设计模型是根据对所述测试单元图形进行一维尺寸测量而获得的一维测量数据。一维测量数据仅仅反映了测试单元图形中一维采样点之间的距离关系，并无法全面反映半导体工艺的能力和效果。所以即使经过校准处理，所述可制造性设计模型也无法有效全面的反应介质层表面的平整程度，从而影响了根据可制造性设计模型进行可制造性设计仿真精度，影响了根据可制造性设计模型预测热点的准确度。
例如，当所述可制造性设计模型用于预测后段工艺(Back End Of the Line，BEOL)内，在介质层上形成图形过程中的热点时，在执行步骤S10，提供第一晶圆之后，所述数据处理方法还包括：在所述第一晶圆上形成介质层，并对所述介质层进行化学机械研磨；所以执行步骤S30，将所述测试图样和第一芯片图样转移至所述第一晶圆上的步骤中，将所述测试图样和第一芯片图样转移至经平坦化处理的所述介质层上，也就是说，所述测试单元图形和所述第一芯片图形位于所述介质层上。所以所述介质层表面的平整程度对于所述测试单元图形和所述第一芯片图形的质量和性质，以及后续工艺的能力和效果有较大的影响。
在所述测试图样和第一芯片图样转移过程中，所述介质层表面的平整程度会影响光刻工艺的焦深(Depth of Focus，DOF)，影响光刻工艺的工艺窗口。但是一维测量数据并无法有效的反映所述介质层表面的平整程度，因此所建立的可制造性设计模型也无法有效反映所述介质层表面的平整程度，所以根据所述可制造性设计模型进行可制造性设计仿真，所获得互连结构的线密度和线宽的浮动范围较大，预测准确度有限。
参考图2，示出了采用光学方法对所述第一芯片图形表面起伏高度进行测量所获得测量数据的统计分布柱状图；参考图3，示出了根据所建立的可制造性设计模型对所述第一芯片图样进行可制造性设计仿真所获得第一仿真图形的表面起伏高度的统计分布柱状图。
其中，横轴x表示高度分布范围；纵轴y表示分布于相应高度范围内采样点的数量。如图2所示，所述第一芯片图形表面起伏高度呈现较明显的正态分布；但是如图3所示，所述第一仿真图形表面起伏高度的分布与图2所示的正态分布差别较大，并无明显规律。所以所述第一仿真图形与所述第一芯片图形的差异性较大。也就是说，根据所建立的可制造性设计模型对所述第一芯片图样进行可制造性设计仿真的准确性较差。
为解决所述技术问题，本发明提供一种建立可制造性设计模型的数据处理方法，包括：
提供第一晶圆，所述第一晶圆包括用于形成第一芯片的器件区和用于形成测试单元的测试区；提供测试图样和第一芯片图样，所述测试图样用于在所述测试区的第一晶圆上形成测试单元，所述第一芯片图样用于在所述器件区的第一晶圆上形成第一芯片；将所述测试图样和所述第一芯片图样转移至所述第一晶圆上，形成位于所述测试区第一晶圆上的测试单元图形和位于所述器件区第一晶圆上的第一芯片图形；在所述测试单元图形上设置多个一维采样点，并对所述测试单元图形进行一维尺寸测量，获得一维测量数据，所述一维测量数据包括：所述一维采样点之间的尺寸；在所述第一芯片图形上设置多个二维采样点，并对所述第一芯片图形进行二维形貌测量，获得二维测量数据，所述二维测量数据包括：所述二维采样点的坐标以及所述二维采样点的高度；对所述一维测量数据和所述二维测量数据进行处理，以建立可制造性设计模型。
本发明技术方案，在将所述测试图样和第一芯片图样转移至所述第一晶圆上之后，不仅对所述测试单元图形进行一维尺寸测量，还对所述第一芯片图形进行二维形貌测量；根据所述一维测量数据和所述二维测量数据，建立可制造性设计模型。由于可制造性设计模型是根据所述一维测量数据和所述二维测量数据而建立的，所以与仅根据一维测量数据所建立的可制造性设计模型相比，本发明技术方案所建立的可制造性设计模型能够更全面的反映半导体制造工艺的能力和效果，因此所建立的可制造性设计模型的精度更高，有利于提高可制造性设计仿真的准确性，提高对热点预测的精度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图4，示出了本发明可制造性设计模型数据处理方法第一实施例的流程示意图。
如图4所示，首先执行步骤S100，提供第一晶圆，所述第一晶圆包括用于形成第一芯片的器件区和用于形成测试单元的测试区。
所述第一晶圆用于为半导体工艺提供操作平台。本实施例中，所述数据处理方法建立的可制造性设计模型用于对第一晶圆上所形成图样进行可制造性设计仿真；通过对仿真结果的分析，预测在第一晶圆上形成芯片过程中的热点。
所述器件区的第一晶圆用于形成半导体器件，所述半导体器件用于构成第一芯片；所述测试区的第一晶圆用于形成测试单元，所述测试单元与第一芯片的半导体器件通过同一工艺过程形成，以反映所述第一芯片内半导体器件的性能。
具体的，所述第一晶圆的材料为单晶硅。本发明其他实施例中，所述第一晶圆还可以是多晶硅、非晶硅或者锗硅、碳硅、绝缘体上硅结构、绝缘体上锗、玻璃或者III－V族化合物，例如氮化镓或砷化镓等其他材料。所述第一晶圆的材料可以选取适宜于工艺需求或易于集成的材料。
之后，执行步骤S110，提供测试图样和第一芯片图样，所述测试图样用于在所述测试区的第一晶圆上形成测试单元，所述第一芯片图样用于在所述器件区的第一晶圆上形成第一芯片。
所述测试图样用于在所述第一晶圆上形成测试单元图形，以构成测试单元(TestKey，TK)；所述第一芯片图样用于在所述第一晶圆上形成第一芯片图形，以构成第一芯片。所述测试单元和所述第一芯片通过同一工艺过程形成，所以通过对所述测试单元进行测试，能够实现对所述第一芯片形成工艺的监测。
执行步骤S120，将所述测试图样和所述第一芯片图样转移至所述第一晶圆上，形成位于所述测试区第一晶圆上的测试单元图形和位于所述器件区第一晶圆上的第一芯片图形。
将所述测试图样和第一芯片图样转移至所述第一晶圆上的步骤用于形成测试单元图形和第一芯片图形。具体的，步骤S120，将所述测试图样和第一芯片图样转移至所述第一晶圆上的步骤包括：通过光刻工艺将所述测试图样和第一芯片图样转移至所述第一晶圆上，在所述第一晶圆上形成测试单元图形和第一芯片图形。
需要说明的是，在执行步骤S100，提供第一晶圆之后，在执行步骤S120，将所述测试图样和第一芯片图样转移至所述第一晶圆上之前，所述形成方法还包括：执行步骤S101，在所述第一晶圆上形成材料层；执行步骤S102，对所述材料层进行平坦化处理。
所以本实施例中，步骤S120，将所述测试图样和第一芯片图样转移至所述第一晶圆上的步骤中，将所述测试图样和第一芯片图样转移至经平坦化处理的所述材料层上。
具体的，将所述测试图样和第一芯片图样转移至所述第一晶圆上的步骤包括：根据所述测试图样，通过光刻工艺在位于测试区第一晶圆的材料层上形成测试单元图形；根据所述第一芯片图样，通过光刻工艺在位于器件区第一晶圆的材料层上形成第一芯片图形。
所述材料层用于为后续工艺提供工艺操作基础和工艺操作平台；所述平坦化处理用于提高所述材料层表面的平整程度，提高后续工艺过程中在所述材料层表面所形成图形的质量。具体的，所述平坦化处理的步骤包括：通过化学机械研磨(Chemical MechanicalPolish，CMP)进行所述平坦化处理。
本实施例中，所述数据处理方法建立的可制造性设计模型用于对层间介质层形成之后半导体工艺的热点。所以步骤S101，在所述第一晶圆上形成材料层的步骤中，所述材料层为介质层；步骤S102，对所述材料层进行平坦化处理的步骤包括：对所述材料层进行平坦化处理以形成层间介质层，也就是说，对所述材料层进行平坦化处理的步骤为层间介质层化学机械研磨(Interlayer Dielectric Chemical Mechanical Polish，ILD CMP)。
本发明其他实施例中，所述可制造性设计模型用于预测浅沟槽隔离结构形成之后半导体工艺的热点，所以在所述第一晶圆上形成材料层的步骤中，所述材料层为介质层；对所述材料层进行平坦化处理的步骤包括：对所述材料层进行平坦化处理以形成浅沟槽隔离结构(Shallow Trench Isolation，STI),也就是说，对所述材料层进行平坦化处理的步骤为浅沟槽隔离结构化学机械研磨(Shallow Trench Isolation Chemical MechanicalPolish，STI CMP)。
本发明其他实施例中，所述可制造性设计模型用于预测金属栅极形成之后或者互连结构形成之后半导体工艺的热点，所以在所述第一晶圆上形成材料层的步骤中，所述材料层为金属层；对所述材料层进行平坦化处理的步骤包括：对所述材料层进行平坦化处理以形成金属栅极结构或互连结构，也就是说，对所述材料层进行平坦化处理的步骤为金属栅极结构化学机械研磨(Metal Gate Chemical Mechanical Polish，metal gate CMP)或互连结构化学机械研磨。
金属层的材料可以为钨或铜，即所述材料层进行平坦化处理的步骤为铜的化学机械研磨(Cu Chemical Mechanical Polish，Cu CMP)或钨的化学机械研磨(W ChemicalMechanical Polish，W CMP)。
需要说明的是，本实施例中，步骤S101在所述第一晶圆上形成材料层和步骤S102对所述材料层进行平坦化处理在步骤S110提供测试图样和第一芯片图样之前执行。但是这种做法仅为一示例，本发明其他实施例中，步骤S101在所述第一晶圆上形成材料层和步骤S102对所述材料层进行平坦化处理也可以在步骤S110提供测试图样和第一芯片图样之后执行；或者在所述第一晶圆上形成材料层的步骤和对所述材料层进行平坦化处理的步骤与提供测试图样和第一芯片图样的步骤同时进行。
形成测试单元图形和第一芯片图形之后，执行步骤S130，在所述测试单元图形上设置多个一维采样点，并对所述测试单元图形进行一维尺寸测量，获得一维测量数据，所述一维测量数据包括：所述一维采样点之间的尺寸；执行步骤S140，在所述第一芯片图形上设置多个二维采样点，并对所述第一芯片图形进行二维形貌测量，获得二维测量数据，所述二维测量数据包括：所述二维采样点的坐标以及所述二维采样点的高度。
进行一维尺寸测量的步骤S130和进行二维形貌测试的步骤S140用于为建立可制造性设计模型采集数据。
具体的，步骤S130，对所述测试单元图形进行一维尺寸测量的步骤包括：通过透射电子显微镜(Transmission Electron Microscope，TEM)或者原子力显微镜(Atomic ForceMicroscope，AFM)对所述测试单元图形进行一维尺寸测量；或者，通过透射电子显微镜和原子力显微镜对所述测试单元图形进行一维尺寸测量。
其中，通过透射电子显微镜对所述测试单元图形进行一维尺寸测量的步骤包括：通过透射电子显微镜获得所述测试单元图形的截面照片；对所述截面照片上一维采样点之间的尺寸进行测量，获得所述一维测量数据。
通过原子力显微镜对所述测试单元图形进行一维尺寸测量的步骤包括：通过原子力显微镜直接对所述测试单元图形上一维采样点的距离进行测量，获得所述一维测量数据。
需要说明的是，本实施例中，原子力显微镜用于测量沟槽或开口的深度，所以在通过原子力显微镜对所述测试单元图形进行一维尺寸测量的步骤中，所测量的一维采样点位于沟槽或开口内，通过原子力显微镜测量所述一维采样点所在位置处沟槽或开口的深度。
步骤S140，对所述第一芯片图形进行二维形貌测量的步骤包括：通过光学测量的方法对所述第一芯片图形进行二维形貌测量。
通过光学测量的方法对所述第一芯片图形进行二维形貌测量的步骤包括：提供入射光；所述入射光投射至所述第一芯片图形上的二维采样点上，经所述第一芯片图形反射形成反射光；通过对所述反射光的探测和反射光光斑位置的测量，获得与所述二维采样点相对应的高度；根据所述多个二维采样点的坐标以及相对应的高度，即可获得所述二维测量数据。所以所述二维测量数据反映的是所述第一芯片图形的表面形貌。
需要说明的是，在所述第一芯片图形上设置多个二维采样点的步骤包括在所述第一芯片图形上划定测量区域；在所述测量区域内设置所述多个二维采样点。具体的，在所述第一芯片图形上划定测量区域的步骤中，所述测量区域为所述第一芯片图形的部分区域。本发明其他实施例中，所述测量区域为所述第一芯片图形所在区域。
所述测量区域的大小影响了所述二维形貌测量的精度，进而会对所获得可制造性设计模型的精度造成影响。如果所述测量区域的面积过小，由于光学方法进行二维形貌测量受到所采用入射光波长的限制，所设置二维采样点的密度不能太小，因此所述测量区域的面积过小会造成二维采样点数量的减小，从而影响所获得所述第一芯片图形形貌的精度，会造成所建立可制造性设计模型精度降低。具体的，本实施例中，在所述第一芯片上划定测量区域的步骤中，所述测量区域为所述第一芯片的部分区域，所述测量区域的面积大于或等于2500nm2。
此外，所述测量区域的形状也会影响所述二维形貌测量的精度，进而影响影响所获得可制造性设计模型的精度。如果所述测量区域的形状过于狭长，即使所述测量区域的面积较大，但是所述二维采样点集中于狭长的策略区域内，也难以准确反映所述第一芯片图形的表面形貌。所以，所述测量区域包括第一方向以及与所述第一方向相交的第二方向；沿第一方向，所述测量区域的尺寸大于或等于50nm；沿第二方向，所述测量区域的尺寸大于或等于50nm。这种做法使所述测量区域在所述第一芯片图形范围内具有一定的形状，从而有利于提高所述二维形貌测量的精度，有利于改善所建立可制造性设计模型的精度。
需要说明的是，本实施例中，在执行步骤S130，对测试单元图形进行一维尺寸测量之后，执行步骤S140，对所述第一芯片图形进行二维形貌测量。本发明其他实施例中，也可以在对所述第一芯片图形进行二维形貌测量之后，对测试单元图形进行一维尺寸测量；或者对测试单元图形进行一维尺寸测量的步骤与对所述第一芯片图形进行二维形貌测量的步骤同时进行。
执行步骤S150，对所述一维测量数据和所述二维测量数据进行处理，以建立可制造性设计模型。
所述可制造性设计模型用于进行可制造性设计仿真以获得仿真图形；通过所述仿真图形的分析，可以预测半导体制造工艺过程中的热点，从而为芯片设计师提供优化设计基础；为流程工程师提供工艺弱点，提供流程改进基础。
由于可制造性设计模型是根据所述一维测量数据和所述二维测量数据而建立的，因此所述可制造性设计模型不仅需要符合一维采样点的尺寸要求，还需要符合二维采样点的形貌要求，所以所述可制造性设计模型能够更全面的反映半导体制造工艺的能力和效果，所述可制造性设计模型的精度更高，有利于提高可制造性设计仿真的准确性，提高对热点预测的精度。
具体的，步骤S150，对所述一维测量数据和所述二维测量数据进行处理的步骤包括：通过电子设计自动化(Electronic Design Automatic，EDA)软件或者可制造性设计(Design For Manufacture，DFM)软件对所述一维测量数据和所述二维测量数据进行处理，以建立所述可制造性设计模型。
本实施例中，采用Cadence软件建立所述可制造性设计模型。本发明其他实施例中，所述可制造性设计模型还可以采用Synopsys、Tanner或Mentor等其他软件建立。
需要说明的是，为了提高所建立的可制造性设计模型的精度，从而改善可制造性设计仿真的准确性，本实施例中，在执行步骤S150，建立所述可制造性设计模型之后，所述形成方法还包括：执行步骤S160，对所述可制造性设计模型进行校准处理。
具体的，所述校准处理包括：对所述可制造性设计模型进行第一校准处理。参考图5，示出了图4所示实施例中对所述可制造性设计模型进行第一校准处理步骤的流程示意图。
具体的，对所述可制造性设计模型进行第一校准处理的步骤包括：首先执行步骤S161，根据所述可制造性设计模型对所述第一芯片图样进行可制造性设计仿真，获得第一仿真图形；之后，执行步骤S162，比较所述第一仿真图形和所述第一芯片图形，并根据所述第一仿真图形和所述第一芯片图形的差异对所述可制造性设计模型进行校准，以减小所述第一仿真图形和所述第一芯片图形的差异。
由于所述第一芯片图样用于形成第一芯片图形，所以与用于形成测试单元的测试单元图样相比，所述第一芯片图样比所述测试图样种类更多、更复杂，因此，因此经第一校准处理校准的所述可制造性设计模型能够更多地反映不同图样之间的影响，也就是说，所述第一校准处理能够有效的提高所述可制造性设计模型的精度，有利于提高可制造性设计仿真的准确性，提高对热点预测的精度。
具体的，本实施例中，步骤S161，根据所述可制造性设计模型对所述第一芯片图样进行可制造性设计仿真，获得第一仿真图形的步骤包括：根据所述可制造性设计模型，通过电子设计自动化软件或者可制造性设计软件，对所述第一芯片图样进行可制造性设计仿真获得所述第一仿真图形。
步骤S162，比较所述第一仿真图形和所述第一芯片图形，并根据所述第一仿真图形和所述第一芯片图形的差异对所述可制造性设计模型进行校准，以减小所述第一仿真图形和所述第一芯片图形的差异的步骤包括：通过修改所述可制造性设计模型的参数，以减小所述第一仿真图形和所述第一芯片图形的差异。本实施例中，校准处理过程中，所修改的所述可制造性设计模型参数包括互连结构的线密度或线宽等。
需要说明的是，为了不断修正所述可制造性设计模型，从而提高所述可制造性设计模型的精度，本实施例中，第一校准处理之后，所述校准处理还包括：对经第一校准处理校准的所述可制造性设计模型进行第二校准处理。
具体的，参考图6，示出了图4所示实施例中对经第一校准处理校准的所述可制造性设计模型进行第二校准处理步骤的流程示意图。
如图6所示，所述第二校准处理包括：首先执行步骤S171，提供第二芯片图样和第二晶圆；之后执行步骤S172，根据可制造性设计模型对所述第二芯片图样进行可制造性设计仿真，获得第二仿真图形；执行步骤S175，将所述第二芯片图样转移至所述第二晶圆上，在所述第二晶圆上形成第二芯片图形；执行步骤S176，比较所述第二仿真图形和所述第二芯片图形，并根据所述第二仿真图形和所述第二芯片图形的差异对所述可制造性设计模型进行校准，以减小所述第二仿真图形和所述第二芯片图形的差异。
由于所述数据处理方法建立的可制造性设计模型用于对层间介质层形成之后半导体工艺的热点。所以执行步骤S171，提供第二晶圆之后，执行步骤S175之前，将所述第二芯片图样转移至所述第二晶圆上之前，所述第二校准处理还包括：执行步骤S173，在所述第二晶圆上形成材料层；执行步骤S174，对所述材料层进行平坦化处理。步骤S175，将所述第二芯片图样转移至所述第二晶圆上的步骤中，将所述第二芯片图样转移至经平坦化处理的所述材料层上。
由于所述可制造性设计模型是针对同一工艺步骤进行可制造性设计仿真的，所以在执行步骤S173，所述第二晶圆上形成材料层的步骤中，所述材料层也为介质层；在执行步骤S174，对所述材料层进行平坦化处理的步骤包括：对所述材料层进行平坦化处理以形成层间介质层，也就是说，对所述材料层进行平坦化处理的步骤为层间介质层化学机械研磨。
本发明其他实施例中，当所述可制造性设计模型用于预测浅沟槽隔离结构形成之后半导体工艺的热点，对所述材料层进行平坦化处理的步骤为浅沟槽隔离结构化学机械研磨；当所述可制造性设计模型用于预测金属栅极形成之后或者互连结构形成之后半导体工艺的热点，对所述材料层进行平坦化处理的步骤为金属栅极结构化学机械研磨或互连结构化学机械研磨。
相应的，本发明还提供一种可制造性设计模型的数据处理装置。
参考图7，示出了本发明可制造性设计模型数据处理装置一实施例的功能框图。
所述可制造性设计模型的数据处理装置包括：
获取模块100，用于获取第一晶圆，所述第一晶圆包括用于形成第一芯片的器件区和用于形成测试单元的测试区；还用于获取测试图样和第一芯片图样，所述测试图样用于在所述测试区的第一晶圆上形成测试单元，所述第一芯片图样用于在所述器件区的第一晶圆上形成第一芯片；转移模块200，与所述获取模块100相连，用于获得测试图样和第一芯片图样以及所述第一晶圆；还用于将所述测试图样和所述第一芯片图样转移至所述第一晶圆上，形成位于所述测试区第一晶圆上的测试单元图形和位于所述器件区第一晶圆上的第一芯片图形；测量模块300，与所述转移模块200相连，用于获得所述测试单元图形和第一芯片图形；还用于在所述测试单元图形上设置多个一维采样点并对所述测试单元图形进行一维尺寸测量，获得一维测量数据，所述一维测量数据包括：所述一维采样点之间的尺寸；所述测量模块300还用于在所述第一芯片图形上设置多个二维采样点，并对所述第一芯片图形进行二维形貌测量，获得二维测量数据，所述二维测量数据包括：所述二维采样点的坐标以及所述二维采样点的高度；整合模块400，与所述测量模块300相连，用于获得所述一维测量数据和所述二维测量数据；还用于对所述一维测量数据和所述二维测量数据进行处理，以建立可制造性设计模型。
所述获取模块100用于获得第一晶圆、测试图样以及第一芯片图样。
所述第一晶圆用于为半导体工艺提供操作平台。本实施例中，所述数据处理方法建立的可制造性设计模型用于对第一晶圆上所形成图样进行可制造性设计仿真；通过对仿真结果的分析，预测在第一晶圆上形成芯片过程中的热点。
所述器件区的第一晶圆用于形成半导体器件，所述半导体器件用于构成第一芯片；所述测试区的第一晶圆用于形成测试单元，所述测试单元与第一芯片的半导体器件通过同一工艺过程形成，以反映所述第一芯片内半导体器件的性能。
具体的，所述第一晶圆的材料为单晶硅。本发明其他实施例中，所述第一晶圆还可以是多晶硅、非晶硅或者锗硅、碳硅、绝缘体上硅结构、绝缘体上锗、玻璃或者III－V族化合物，例如氮化镓或砷化镓等其他材料。所述第一晶圆的材料可以选取适宜于工艺需求或易于集成的材料。
所述测试图样用于在所述第一晶圆上形成测试单元图形，以构成测试单元(TestKey，TK)；所述芯片图样用于在所述第一晶圆上形成第一芯片图形，以构成第一芯片。所述测试单元和所述第一芯片通过同一工艺过程形成，所以通过对所述测试单元进行测试，能够实现对所述第一芯片形成工艺的监测。
所述转移模块200用于形成测试单元图形和第一芯片图形。
具体的，本实施例中，所述转移模块200用于通过光刻工艺将所述测试图样和第一芯片图样转移至所述第一晶圆上，形成位于所述测试区第一晶圆上的测试单元图形和位于所述器件区第一晶圆上的第一芯片图形。所以，所述转移模块200包括光刻机台。
需要说明的是，如图7所示，本实施例中，所述数据处理装置还包括：前层工艺模块101，用于在所述第一晶圆上形成材料层；还用于对所述材料层进行平坦化处理。所以所述转移模块200用于所述测试图样和第一芯片图样转移至经平坦化处理的所述材料层上。
具体的，所述转移模块200用于根据所述测试图样，通过光刻工艺在位于测试区第一晶圆的材料层上形成测试单元图形；还用于根据所述第一芯片图样，通过光刻工艺在位于器件区第一晶圆的材料层上形成第一芯片图形。
所述材料层用于为后续工艺提供工艺操作基础和工艺操作平台；所述平坦化处理用于提高所述材料层表面的平整程度，提高后续工艺过程中在所述材料层表面所形成图形的质量。具体的，前层工艺模块101用于通过化学机械研磨进行所述平坦化处理。
本实施例中，所述数据处理装置所建立的可制造性设计模型用于对层间介质层形成之后半导体工艺的热点。所以所述材料层为介质层；所述前层工艺模块101用于对所述材料层进行平坦化处理以形成层间介质层。所以所述前层工艺模块101可以包括：用于沉积介质层的膜层沉积机台以及用于进行层间介质层化学机械研磨的平坦化机台。
本发明其他实施例中，所述可制造性设计模型用于预测浅沟槽隔离结构形成之后半导体工艺的热点，所述材料层为介质层；所述前层工艺模块用于对所述材料层进行平坦化处理以形成浅沟槽隔离结构。所以所述前层工艺模块可以包括：用于沉积介质层的膜层沉积机台以及用于进行浅沟槽隔离结构化学机械研磨的平坦化机台。
本发明其他实施例中，所述可制造性设计模型用于预测金属栅极形成之后或者互连结构形成之后半导体工艺的热点，所述材料层为金属层；所述前层工艺模块用于对所述材料层进行平坦化处理以形成金属栅极结构或互连结构。因此，所以所述前层工艺模块可以包括：用于沉积金属层的膜层沉积机台以及用于进行金属栅极结构化学机械研磨或互连结构化学机械研磨的平坦化机台。所以金属层的材料可以为钨或铜，即所述平坦化机台为用于对铜进行化学机械研磨的机台或者对钨进行化学机械研磨的机台。
所述测量模块300用于为建立可制造性设计模型采集数据。
具体的，如图7所示，所述测量模块300包括一维测量单元310和二维测量单元320。
所述一维测量单元310用于在所述测试单元图形上设置多个一维采样点，并对所述测试单元图形进行一维尺寸测量，获得一维测量数据，所述一维测量数据包括：所述一维采样点之间的尺寸。
本实施例中，所述一维测量单元310用于通过透射电子显微镜或者原子力显微镜对所述测试单元图形进行一维尺寸测量；或者，通过透射电子显微镜和原子力显微镜对所述测试单元图形进行一维尺寸测量。所以所述一维测量单元310可以包括透射电子显微镜或原子力显微镜。
所述一维测量单元310为透射电子显微镜时，所述一维测量单元310用于通过透射电子显微镜获得所述测试单元图形的截面照片；所述一维测量单元310还用于对所述截面照片上一维采样点之间的尺寸进行测量，获得所述一维测量数据。
所述一维测量单元310为原子力显微镜时，所述一维测量单元310用于通过原子力显微镜直接对所述测试单元图形上一维采样点的距离进行测量，获得所述一维测量数据。
需要说明的是，本实施例中，原子力显微镜用于测量沟槽或开口的深度，所以在所述一维测量单元310为原子力显微镜时，所述一维测量单元310所测量的一维采样点位于沟槽或开口内，所述一维测量单元310用于测量所述一维采样点所在位置处沟槽或开口的深度。
所述二维测量单元320用于在所述第一芯片图形上设置多个二维采样点，并对所述第一芯片图形进行二维形貌测量，获得二维测量数据，所述二维测量数据包括：所述二维采样点的坐标以及所述二维采样点的高度。
本实施例中，所述二维测量单元320用于通过光学测量的方法对所述第一芯片图形进行二维形貌测量。本实施例中，所述二维测量单元320为通过光学方法进行晶圆表面形貌测量的仪器。
具体的，所述二维测量单元320包括光源，用于提供入射光；所述入射光投射至所述第一芯片图形上的二维采样点上，经所述第一芯片图形反射形成反射光；所述二维测量单元320还包括光探测器，用于探测反射光；此外所述二维测量单元320还包括位移测量器和换算器，所述位移测量器用于测量所述反射光所形成光斑的位移，所述换算器用于根据所述反射光光斑的位移计算获得与所述二维采样点相对应的高度；所述二维测量单元320还用于根据所述多个二维采样点的坐标以及相对应的高度，即可获得所述二维测量数据。所以所述二维测量数据反映的是所述第一芯片图形的表面形貌。
需要说明的是，所述二维测量单元320还用于在所述第一芯片图形上所划定测量区域，并在所述测量区域内设置所述多个二维采样点。具体的，所述测量区域为所述第一芯片图形的部分区域。本发明其他实施例中，所述测量区域为所述第一芯片图形所在区域。
所述测量区域的大小影响了所述二维形貌测量的精度，进而会对所获得可制造性设计模型的精度造成影响。如果所述测量区域的面积过小，由于光学方法进行二维形貌测量受到所采用入射光波长的限制，所设置二维采样点的密度不能太小，因此所述测量区域的面积过小会造成二维采样点数量的减小，从而影响所获得所述第一芯片图形形貌的精度，会造成所建立可制造性设计模型精度降低。具体的，本实施例中，所述测量区域为所述第一芯片的部分区域，所述测量区域的面积大于或等于2500nm2。
此外，所述测量区域的形状也会影响所述二维形貌测量的精度，进而影响影响所获得可制造性设计模型的精度。如果所述测量区域的形状过于狭长，即使所述测量区域的面积较大，但是所述二维采样点集中于狭长的策略区域内，也难以准确反映所述第一芯片图形的表面形貌。
所以，所述测量区域包括第一方向以及与所述第一方向相交的第二方向；沿第一方向，所述测量区域的尺寸大于或等于50nm；沿第二方向，所述测量区域的尺寸大于或等于50nm。这种做法使所述测量区域在所述第一芯片图形范围内具有一定的形状，从而有利于提高所述二维形貌测量的精度，有利于改善所建立可制造性设计模型的精度。
所述数据处理装置还包括：整合模块400，用于获得可制造性设计模型。
所述可制造性设计模型用于进行可制造性设计仿真以获得仿真图形；通过所述仿真图形的分析，可以预测半导体制造工艺过程中的热点，从而为芯片设计师提供优化设计基础；为流程工程师提供工艺弱点，提供流程改进基础。
由于所述数据处理装置根据一位测量数据和二维测量数据进行建模，所以所建立的可制造性设计模型不仅需要符合一维采样点的尺寸要求，还需要符合二维采样点的形貌要求，所以所述可制造性设计模型能够更全面的反映半导体制造工艺的能力和效果，所述可制造性设计模型的精度更高，有利于提高可制造性设计仿真的准确性，提高对热点预测的精度。
具体的，所述整合模块400用于根据所述一维测量数据和所述二维测量数据，通过电子设计自动化软件或者可制造性设计软件建立所述可制造性设计模型。也就是说，所述整合模块400可以为电子设计自动化软件或者可制造性设计软件。本实施例中，所述整合模块400为Cadence软件。本发明其他实施例中，所述整合模块400也可以为Synopsys、Tanner或Mentor等其他软件。
需要说明的是，为了提高所建立的可制造性设计模型的精度，从而改善可制造性设计仿真的准确性，本实施例中，所述数据处理装置还包括：校准模块500，与所述整合模块400相连，用于获得所述可制造性设计模型；还用于对所述可制造性设计模型进行校准处理。
具体的，所述校准模块500包括第一校准单元510。所述第一校准单元510，与所述整合模块400相连，用于获得所述可制造性设计模型；所述第一校准模块510还与所述获取模块100相连，用于获得所述第一芯片图样，并根据可制造性设计模型对所述第一芯片图样进行可制造性设计仿真，获得第一仿真图形；所述第一校准模块510还用于比较所述第一仿真图形和所述第一芯片图形，并根据所述第一仿真图形和所述第一芯片图形的差异对所述可制造性设计模型进行校准，以减小所述第一仿真图形和所述第一芯片图形的差异。
由于所述第一芯片图样用于形成第一芯片图形，所以与用于形成测试单元的测试单元图样相比，所述第一芯片图样比所述测试图样种类更多、更复杂，因此，因此经第一校准模块510校准的所述可制造性设计模型能够更多地反映不同图样之间的影响，也就是说，所述第一校准模块510能够有效的提高所述可制造性设计模型的精度，有利于提高可制造性设计仿真的准确性，提高对热点预测的精度。
具体的，所述第一校准模块510用于根据所述可制造性设计模型，通过电子设计自动化软件或者可制造性设计软件，对所述第一芯片图样进行可制造性设计仿真获得所述第一仿真图形。本实施例中，所述第一校准模块510包括Cadence软件；本发明其他实施例中，所述第一校准模块也可以包括：Synopsys、Tanner或Mentor等其他软件。
对所述可制造性设计模型进行校准时，所述第一校准模块510用于修改所述可制造性设计模型的参数，以减小所述第一仿真图形和所述第一芯片图形的差异。本实施例中，所述第一校准模块510所修改的所述可制造性设计模型参数包括互连结构的线密度或线宽等。
需要说明的是，为了不断修正所述可制造性设计模型，从而提高所述可制造性设计模型的精度，本实施例中，所述校准模块500还包括：第二校准单元520。
所述第二校准单元520，用于获得第二芯片图样和第二晶圆，并将所述第二芯片图样转移至所述第二晶圆上，在所述第二晶圆上形成第二芯片图形；所述第二校准单元520还与所述第一校准单元510相连，用于获得经所述第一校准单元校准的所述可制造性设计模型，并根据经所述第一校准单元510校准的所述可制造性设计模型，对所述第二芯片图样进行可制造性设计仿真，获得第二仿真图形；所述第二校准单元520还用于比较所述第二仿真图形和所述第二芯片图形，并根据所述第二仿真图形和所述第二芯片图形的差异对所述可制造性设计模型进行校准，以减小所述第二仿真图形和所述第二芯片图形的差异。
由于所述数据处理方法建立的可制造性设计模型用于对层间介质层形成之后半导体工艺的热点。所以所述第二校准单元520还用于在所述第二晶圆上形成材料层，并对所述材料层进行平坦化处理。
由于所述可制造性设计模型是针对同一工艺步骤进行可制造性设计仿真的，所以所述第二校准单元520所形成的材料层为介质层，且用于对所述材料层进行平坦化处理以形成层间介质层，也就是说，所述第二校准单元520可以包括：对所述材料层进行平坦化处理的步骤为层间介质层化学机械研磨。
本发明其他实施例中，当所述可制造性设计模型用于预测浅沟槽隔离结构形成之后半导体工艺的热点，所述第二校准单元可以包括：用于沉积介质层的膜层沉积机台以及用于进行浅沟槽隔离结构化学机械研磨的平坦化机台；当所述可制造性设计模型用于预测金属栅极形成之后或者互连结构形成之后半导体工艺的热点，所述第二校准单元可以包括：用于沉积金属层的膜层沉积机台以及用于进行金属栅极结构化学机械研磨或互连结构化学机械研磨的平坦化机台。所述金属层的材料可以为钨或铜，即所述平坦化机台为用于对铜进行化学机械研磨的机台或者对钨进行化学机械研磨的机台。
综上，本发明技术方案，在将所述测试图样和第一芯片图样转移至所述第一晶圆上之后，不仅对所述测试单元图形进行一维尺寸测量，还对所述第一芯片图形进行二维形貌测量；根据所述一维测量数据和所述二维测量数据，建立可制造性设计模型。由于可制造性设计模型是根据所述一维测量数据和所述二维测量数据而建立的，所以与仅根据一维测量数据所建立的可制造性设计模型相比，本发明技术方案所建立的可制造性设计模型能够更全面的反映半导体制造工艺的能力和效果，因此所建立的可制造性设计模型的精度更高，有利于提高可制造性设计仿真的准确性，提高对热点预测的精度。而且本发明可选方案中，建立可制造性设计模型之后，所述数据处理方法还可以包括对所述可制造性设计模型进行第一校准处理；所述第一校准处理可以根据可制造性设计模型对所述第一芯片图样进行可制造性设计仿真，获得第一仿真图形，通过比较所述第一仿真图形和所述第一芯片图形的方法进行校准。由于所述第一芯片图样的复杂程度大于所述测试图样的复杂程度，也就是说，经第一校准的所述可制造性设计模型能够更多地反映不同图样之间的影响，所以所述第一校准处理能够有效的提高所述可制造性设计模型的精度，有利于提高可制造性设计仿真的准确性，提高对热点预测的精度。此外，本发明可选方案中，在进行第一校准处理之后，还可以对所述可制造性设计模型进行第二校准处理，所述第二校准处理的步骤包括：根据可制造性设计模型对所述第二芯片图样进行可制造性设计仿真，获得第二仿真图形，比较所述第二仿真图形和所述第二芯片图形的方法进行校准。由于芯片图形的数量庞大，变化众多，因此通过采用第二芯片图样进行的第一校准处理，能够使所述可制造性设计模型反映半导体工艺在转移不同芯片图样过程中的工艺能力和效果，从而有效的提高所述可制造性设计模型的精度，有利于提高可制造性设计仿真的准确性，提高对热点预测的精度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种建立可制造性设计模型的数据处理方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆包括用于形成第一芯片的器件区和用于形成测试单元的测试区；
提供测试图样和第一芯片图样，所述测试图样用于在所述测试区的第一晶圆上形成测试单元，所述第一芯片图样用于在所述器件区的第一晶圆上形成第一芯片；
将所述测试图样和所述第一芯片图样转移至所述第一晶圆上，形成位于所述测试区第一晶圆上的测试单元图形和位于所述器件区第一晶圆上的第一芯片图形；
在所述测试单元图形上设置多个一维采样点，并对所述测试单元图形进行一维尺寸测量，获得一维测量数据，所述一维测量数据包括：所述一维采样点之间的尺寸；
在所述第一芯片图形上设置多个二维采样点，并对所述第一芯片图形进行二维形貌测量，获得二维测量数据，所述二维测量数据包括：所述二维采样点的坐标以及所述二维采样点的高度；
对所述一维测量数据和所述二维测量数据进行处理，以建立可制造性设计模型。
2.如权利要求1所述的数据处理方法，其特征在于，对所述测试单元图形进行一维尺寸测量的步骤包括：通过透射电子显微镜或者原子力显微镜对所述测试单元图形进行一维尺寸测量；或者，通过透射电子显微镜和原子力显微镜对所述测试单元图形进行一维尺寸测量。
3.如权利要求1所述的数据处理方法，其特征在于，对所述第一芯片图形进行二维形貌测量的步骤包括：通过光学测量的方法对所述第一芯片图形进行二维形貌测量。
4.如权利要求1所述的数据处理方法，其特征在于，在所述第一芯片图形上设置多个二维采样点的步骤包括：
在所述第一芯片图形上划定测量区域；
在所述测量区域内设置所述多个二维采样点。
5.如权利要求4所述的数据处理方法，其特征在于，在所述第一芯片图形上划定测量区域的步骤中，所述测量区域为所述第一芯片图形所在区域；或者，所述测量区域为所述第一芯片图形的部分区域。
6.如权利要求5所述的数据处理方法，其特征在于，所述测量区域为所述第一芯片图形的部分区域，所述测量区域的面积大于或等于2500nm2。
7.如权利要求5所述的数据处理方法，其特征在于，所述测量区域为所述第一芯片图形的部分区域，所述测量区域包括第一方向以及与所述第一方向相交的第二方向；沿第一方向，所述测量区域的尺寸大于或等于50nm；沿第二方向，所述测量区域的尺寸大于或等于50nm。
8.如权利要求1所述的数据处理方法，其特征在于，建立可制造性设计模型之后，所述数据处理方法还包括：对所述可制造性设计模型进行校准处理。
9.如权利要求8所述的数据处理方法，其特征在于，所述校准处理包括：对所述可制造性设计模型进行第一校准处理；
所述第一校准处理包括：根据所述可制造性设计模型对所述第一芯片图样进行可制造性设计仿真，获得第一仿真图形；
比较所述第一仿真图形和所述第一芯片图形，并根据所述第一仿真图形和所述第一芯片图形的差异对所述可制造性设计模型进行校准，以减小所述第一仿真图形和所述第一芯片图形的差异。
10.如权利要求9所述的数据处理方法，其特征在于，在第一校准处理之后，所述校准处理还包括：对经第一校准处理校准的所述可制造性设计模型进行第二校准处理；
所述第二校准处理包括：
提供第二芯片图样和第二晶圆；
根据可制造性设计模型对所述第二芯片图样进行可制造性设计仿真，获得第二仿真图形；
将所述第二芯片图样转移至所述第二晶圆上，在所述第二晶圆上形成第二芯片图形；
比较所述第二仿真图形和所述第二芯片图形，并根据所述第二仿真图形和所述第二芯片图形的差异对所述可制造性设计模型进行校准，以减小所述第二仿真图形和所述第二芯片图形的差异。
11.如权利要求10所述的数据处理方法，其特征在于，提供第二晶圆之后，将所述第二芯片图样转移至所述第二晶圆上之前，所述第二校准处理还包括：
在所述第二晶圆上形成材料层；
对所述材料层进行平坦化处理；
将所述第二芯片图样转移至所述第二晶圆上的步骤中，将所述第二芯片图样转移至经平坦化处理的所述材料层上。
12.如权利要求1所述的数据处理方法，其特征在于，提供第一晶圆之后，将所述测试图样和第一芯片图样转移至所述第一晶圆上之前，所述数据处理方法还包括：
在所述第一晶圆上形成材料层；
对所述材料层进行平坦化处理；
将所述测试图样和第一芯片图样转移至所述第一晶圆上的步骤中，将所述测试图样和第一芯片图样转移至经平坦化处理的所述材料层上。
13.如权利要求11或12所述的数据处理方法，其特征在于，所述平坦化处理的步骤包括：通过化学机械研磨进行所述平坦化处理。
14.如权利要求11或12所述的数据处理方法，其特征在于，所述材料层为介质层或金属层；
所述材料层为介质层，对所述材料层进行平坦化处理的步骤包括：对所述材料层进行平坦化处理以形成浅沟槽隔离或层间介质层；
或者，所述材料层为金属层，对所述材料层进行平坦化处理的步骤包括：对所述材料层进行平坦化处理以形成金属栅极结构或互连结构。
15.如权利要求1所述的数据处理方法，其特征在于，将所述测试图样和第一芯片图样转移至所述第一晶圆上的步骤包括：通过光刻工艺将所述测试图样和第一芯片图样转移至所述第一晶圆上，形成所述测试单元图形和第一芯片图形。
16.一种建立可制造性设计模型的数据处理装置，其特征在于，包括：
获取模块，用于获取第一晶圆，所述第一晶圆包括用于形成第一芯片的器件区和用于形成测试单元的测试区；还用于获取测试图样和第一芯片图样，所述测试图样用于在所述测试区的第一晶圆上形成测试单元，所述第一芯片图样用于在所述器件区的第一晶圆上形成第一芯片；
转移模块，与所述获取模块相连，用于获得测试图样和第一芯片图样以及所述第一晶圆；还用于将所述测试图样和所述第一芯片图样转移至所述第一晶圆上，形成位于所述测试区第一晶圆上的测试单元图形和位于所述器件区第一晶圆上的第一芯片图形；
测量模块，与所述转移模块相连，用于获得所述测试单元图形和第一芯片图形；还用于在所述测试单元图形上设置多个一维采样点并对所述测试单元图形进行一维尺寸测量，获得一维测量数据，所述一维测量数据包括：所述一维采样点之间的尺寸；所述测量模块还用于在所述第一芯片图形上设置多个二维采样点，并对所述第一芯片图形进行二维形貌测量，获得二维测量数据，所述二维测量数据包括：所述二维采样点的坐标以及所述二维采样点的高度；
整合模块，与所述测量模块相连，用于获得所述一维测量数据和所述二维测量数据；还用于对所述一维测量数据和所述二维测量数据进行处理，以建立可制造性设计模型。
17.如权利要求16所述的数据处理装置，其特征在于，所述数据处理装置还包括：
校准模块，与所述整合模块相连，用于获得所述可制造性设计模型；还用于对所述可制造性设计模型进行校准处理。
18.如权利要求17所述的数据处理装置，其特征在于，所述校准模块包括第一校准单元；
所述第一校准单元，与所述整合模块相连，用于获得所述可制造性设计模型；所述第一校准模块还与所述获取模块相连，用于获得所述第一芯片图样，并根据可制造性设计模型对所述第一芯片图样进行可制造性设计仿真，获得第一仿真图形；所述第一校准模块还用于比较所述第一仿真图形和所述第一芯片图形，并根据所述第一仿真图形和所述第一芯片图形的差异对所述可制造性设计模型进行校准，以减小所述第一仿真图形和所述第一芯片图形的差异。
19.如权利要求18所述的数据处理装置，其特征在于，所述校准模块还包括第二校准单元；
所述第二校准单元，用于获得第二芯片图样和第二晶圆，并将所述第二芯片图样转移至所述第二晶圆上，在所述第二晶圆上形成第二芯片图形；所述第二校准单元还与所述第一校准单元相连，用于获得经所述第一校准单元校准的所述可制造性设计模型，并根据经所述第一校准单元校准的所述可制造性设计模型，对所述第二芯片图样进行可制造性设计仿真，获得第二仿真图形；所述第二校准单元还用于比较所述第二仿真图形和所述第二芯片图形，并根据所述第二仿真图形和所述第二芯片图形的差异对所述可制造性设计模型进行校准，以减小所述第二仿真图形和所述第二芯片图形的差异。
20.如权利要求16所述的数据处理装置，其特征在于，所述测量模块包括透射电子显微镜或原子力显微镜。
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