CN105336639A - 半导体测试结构、其形成方法及导电插塞性能的测试方法 - Google Patents

Abstract

一种半导体测试结构、其形成方法及导电插塞性能的测试方法。在基底的器件区与测试区同时形成第M+1层金属图案时，对于测试区，暴露出待金属互连的导电插塞的部分区域，对于器件区，第M+1层金属图案完全覆盖其下的导电插塞，使得若器件区存在过清洗问题，则腐蚀液对测试区的导电插塞腐蚀程度大于对器件区的导电插塞的腐蚀程度；因而，若测试过程中，测试区的导电插塞电连接性能合格，则器件区的导电插塞的电连接性能肯定合格。此外，为利用现有测试结构中导电插塞性能是否合格的判断标准，将测试区的第M+1层金属图案与其下的导电插塞的接触面积选为单个导电插塞的面积，即两者之间的接触电阻与现有测试结构中接触电阻大小相等。

Description

半导体测试结构、其形成方法及导电插塞性能的测试方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体测试结构、其形成方法及导电插塞性能的测试方法。

背景技术

金属互连结构是半导体器件中常用的电互连结构，每一层金属互连层包括导电插塞以及位于所述导电插塞上的金属图案。现有技术中，对于铝等材质的金属互连线，一般通过光刻、干法刻蚀实现图案化。干法刻蚀完毕后，对光刻胶残留物灰化加以去除。近年来，随着器件小型化，金属图案线宽越来越小，这造成灰化后金属图案间残留有大量的光刻胶灰化残留物。为完全去除该残留物，一般通过具有腐蚀性的刻蚀后残留物去除液轻微腐蚀金属图案，以达到将光刻胶灰化残留物与金属图案剥离的目的。然而，实际工艺中，该腐蚀液若清洗时间过长，即出现过清洗(Overdip)时，还有可能对金属图案下的导电插塞进行腐蚀，腐蚀量过多时会影响上下两层金属互连层之间的电连接性能。此外，由于腐蚀的是导电插塞，且是在形成覆盖该导电插塞的金属图案过程中造成，因而，当对该层金属互连层进行扫描隧道显微镜(SEM)成像时，不易发现缺陷。

为了解决上述问题，如图1所示，例如对于第M层金属互连层的导电插塞VM性能的测试，现有技术的方案为：

1)将第M层金属互连层的金属图案MM、第M-1层金属互连层的金属图案M(M-1)通过待测试的导电插塞VM串联，形成串联结构(ViaChain)。

2)通过两连接在串联结构首尾的第一焊盘P1与第二焊盘P2对该串联结构施加测试电压V，获取测试电流I。

3)由于上层金属图案MM、下层金属图案M(M-1)的电阻远小于导电插塞VM的电阻，因而忽略上层金属图案MM、下层金属图案M(M-1)的电阻。(测试电压V/测试电流I)/导电插塞VM的个数，即可获得单个导电插塞VM的电阻值。

4)当单个导电插塞VM的电阻值大于导电插塞连接良好时的电阻值(经验值)时，可以判断第M层金属互连层的导电插塞VM性能不合格，反之合格。

然而，实际结果表明，现有的测试结构仍难发现导电插塞的缺陷，导致具有缺陷的半导体结构仍进行后续工艺，直至形成芯片时才暴露出问题，这造成了晶圆及后续工艺浪费。

发明内容

本发明解决的问题是如何对金属互连层中导电插塞的缺陷进行有效测试。

为解决上述问题，本发明的一方面提供一种半导体测试结构的形成方法，包括：

提供基底，所述基底包括器件区与测试区，所述器件区与测试区形成有若干个第M层金属图案，M≥1，以及位于所述第M层金属图案上的导电插塞，所述导电插塞的尺寸均等；其中至少部分个第M层金属图案上具有两个或两个以上的导电插塞；

光刻、干法刻蚀在所述器件区与测试区同时形成若干个第M+1层金属图案，测试区的所述第M+1层金属图案中的至少部分个横跨位于同一第M层金属图案上的两个导电插塞，且与所述两个导电插塞的接触总面积等于一个导电插塞的面积；所述测试区的若干个第M+1层金属图案与所述若干个第M层金属图案通过所述导电插塞首尾串联形成串联结构；

形成对应连接所述串联结构首尾的第一测试焊盘与第二测试焊盘。

可选地，所述干法刻蚀后的光刻胶灰化残留物采用ACT940或EKC270刻蚀后残留物去除液去除。

本发明的另一方面提供一种半导体测试结构，所述半导体测试结构形成在基底的测试区，所述基底还包括器件区，所述器件区包括：

若干个第M层金属图案，M≥1，以及位于所述第M层金属图案上的导电插塞，所述导电插塞的尺寸均等；每个第M层金属图案上具有一个或多个导电插塞；

若干个第M+1层金属图案，每个所述第M+1层金属图案完全覆盖一个或多个导电插塞的上表面；

所述测试结构包括：

若干个第M层金属图案，M≥1，以及位于所述第M层金属图案上的导电插塞，所述导电插塞的尺寸均等；其中至少部分个第M层金属图案上具有两个或两个以上的导电插塞；

若干个第M+1层金属图案，所述第M+1层金属图案中的至少部分个横跨位于同一第M层金属图案上的两个导电插塞，且与所述两个导电插塞的接触总面积等于一个导电插塞的面积；所述若干个第M+1层金属图案与所述若干个第M层金属图案通过所述导电插塞首尾串联形成串联结构；所述测试结构的第M+1层金属图案与所述器件区的第M+1层金属图案在同一工序中形成；

第一测试焊盘与第二测试焊盘，分别连接所述串联结构的首尾。

可选地，还包括：形成在测试区的所述第M+1层金属图案上的一层或多层上层金属互连层，所述上层金属互连层中的金属图案完全覆盖其下的导电插塞。

可选地，所述测试区的第M+1层金属图案的宽度等于其横跨的两导电插塞中心间的距离。

可选地，所述测试区的第M+1层金属图案包括相互垂直的第一部分与第二部分。

可选地，所述测试区的每个第M层金属图案上具有四个导电插塞，所述第一测试焊盘与第二测试焊盘分别对应与位于所述串联结构首尾的第M层金属图案电连接。

可选地，所述测试区为基底的切割道，所述切割道的宽度范围为30μm～120μm，所述第M+1层金属图案的线宽范围为90nm～800nm。

可选地，所述第M+1层金属图案中：部分个横跨位于同一第M层金属图案上的两个导电插塞，部分个完全覆盖第M层金属图案上的导电插塞；其中，横跨两个导电插塞的第M+1层金属图案数目占总的第M+1层金属图案数目的比例至少为5％。

基于上述半导体测试结构，本发明的再一方面提供一种导电插塞性能的测试方法，使用上述任一半导体测试结构测试，测试方法包括：

通过所述第一测试焊盘与第二测试焊盘对所述测试结构施加测试电压，获取测试电流；

若所述测试电压与测试电流的比值大于预定值，则所述器件区的第M层金属图案上的导电插塞电连接性能不合格，所述预定值对应测试结构的第M+1层金属图案完全覆盖其下的导电插塞，且与导电插塞连接良好时的测试结构的电阻。

与现有技术相比，本发明的技术方案具有以下优点：1)本发明在基底的器件区与测试区同时形成第M+1层金属图案时，对于测试区，暴露出待金属互连的导电插塞的部分区域，对于器件区，第M+1层金属图案完全覆盖其下的导电插塞，使得若器件区存在过清洗问题，则腐蚀液对测试区的导电插塞腐蚀程度大于对器件区的导电插塞的腐蚀程度；因而，若测试过程中，测试区的导电插塞电连接性能合格，则器件区的导电插塞的电连接性能肯定合格。此外，为利用现有测试结构中导电插塞性能是否合格的判断标准，将测试区的第M+1层金属图案与其下的导电插塞的接触面积选为单个导电插塞的面积，即两者之间的接触电阻与现有测试结构中第M+1层金属图案完全覆盖其下导电插塞时的接触电阻大小相等。

2)可选方案中，若需对第M+1层金属互连层的导电插塞进行电连接性能测试，a)可以则直接在第M+1层制作完毕后，引出两测试焊盘；b)也可以与器件区的上层金属互连层一起，在测试区的第M+1层金属互连层上继续制作一层或多层金属互连层，在顶层金属互连层上引出两测试焊盘。其中，对于b)方案中的测试区，第M+1层金属互连层上继续制作的金属互连层中，金属图案完全覆盖其下的导电插塞。

3)可选方案中，制作第M+1层金属图案的光刻工艺中，基底与掩膜板之间可能出现对准偏差，即第M+1层金属图案在X方向或Y方向与其下的导电插塞偏移，为减小上述对准偏差造成的实际偏移量，第M+1层金属图案设置为包括相互垂直的第一部分与第二部分。

4)可选方案中，在3)可选方案的基础上，基底与掩膜板之间的对准偏差这会造成横跨两导电插塞的金属图案与该两导电插塞之间的接触面积不为单个导电插塞的面积，为避免上述问题，将第M+1层层金属图案的宽度设置为所横跨的两导电插塞中心间的距离。

5)可选方案中，测试区为基底的切割道，呈长条状分布，因而第M+1层金属图案、第M层金属图案形成的串联结构需大致呈直线方向延伸，另外，为简化测试区的掩膜板图案，第M层每个金属图案形状相同，每个金属图案上的导电插塞数目及位置相同，因而第M层每个金属图案上具有四个导电插塞，此时，第一测试焊盘与第二测试焊盘分别与位于所述串联结构首尾的第M+1层金属图案电连接。

6)可选方案中，为形成大致呈直线方向延伸的串联结构，第M+1层金属图案、第M层金属图案有多种布置方式，例如对于90nm～800nm的第M+1层金属图案的线宽，在30μm～120μm的切割道宽度范围内可以排布若干个。

附图说明

图1是现有技术中的半导体测试结构的结构示意图；

图2至图6是本发明一个实施例的半导体测试结构在各个制作阶段的结构示意图；

图7至图8是本发明另一个实施例的半导体测试结构在不同制作阶段的结构示意图；

图9至图10是本发明再一个实施例的半导体测试结构在不同制作阶段的结构示意图；

图11至图12是本发明又一个实施例的半导体测试结构在不同制作阶段的结构示意图。

具体实施方式

如背景技术中所述，现有技术的测试结构无法对器件区的金属互连层中导电插塞的缺陷进行有效测试。为了解决上述技术问题，本发明提供一种新的测试结构，以及其形成方法，在基底的器件区与测试区同时形成第M+1层金属图案时，对于测试区，暴露出待金属互连的导电插塞的部分区域，对于器件区，第M+1层金属图案完全覆盖其下的导电插塞，使得若器件区存在过清洗问题，则腐蚀液对测试区的导电插塞腐蚀程度大于对器件区的导电插塞的腐蚀程度；因而，若测试过程中，测试区的导电插塞电连接性能合格，则器件区的导电插塞的电连接性能肯定合格。此外，为利用现有测试结构中导电插塞性能是否合格的判断标准，将测试区的第M+1层金属图案与其下的导电插塞的接触面积选为单个导电插塞的面积，即两者之间的接触电阻与现有测试结构中第M+1层金属图案完全覆盖其下导电插塞时的接触电阻大小相等。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图6是本发明一实施例提供的半导体测试结构在各个制作阶段的结构示意图。以下参照图2至图6所示，首先介绍形成方法。

图2为基底1的俯视图，图3是图2中的Q区域的放大图。参照图2与图3所示，提供基底1，基底1包括器件区Ⅰ与测试区Ⅱ，器件区Ⅰ与测试区Ⅱ形成有第一层金属图案M1，第一层金属图案M1具有多个，第一层金属图案M1上具有导电插塞V2。具体地，测试区Ⅱ的每个第一层金属图案M1上具有四个导电插塞V2，每个导电插塞V2的尺寸大小一致。

基底1为晶圆，包括半导体衬底以及形成在半导体衬底表面的第一层金属互连层，其它实施例中，半导体衬底表面也可以形成有多层金属互连层。半导体衬底材质例如硅、锗、绝缘体上硅(SOI)等。在具体实施过程中，参照图2所示，该测试区Ⅱ为晶圆的切割道，呈长条形分布，其宽度范围为30μm～120μm。参照图3所示，第一层金属图案M1的线宽范围为90nm～800nm，对于测试区Ⅱ，为形成沿长条形分布的测试串联结构，第一层金属图案M1可以分为两类，第一类包括第一区域11，第二区域12，以及连接第一区域11与第二区域12的第三区域13。在具体实施过程中，为简化掩膜板图案，第一区域11与第二区域12的形状相同，尺寸相等。第一区域11与第二区域12上分别具有两个导电插塞V2。第二类的尺寸大致与第一区域11(或第二区域12)的尺寸相等，但其上分布四个导电插塞V2。

仍基于简化掩膜板图案，第一类第一层金属图案M1上的两导电插塞V2中心间的间距相等。第二类第一层金属图案M1上的四个导电插塞V2分为两组，每组适于被同一第二层金属图案M2横跨(参照图4所示)，其中，每组导电插塞V2中心间的间距相等。

本实施例中，第一层金属图案M1的材质为铝，导电插塞V2的材质钨，但本发明并不限于此。

参照图2所示，晶圆上被切割道隔开的区域为器件区Ⅰ，器件区Ⅰ的半导体衬底上例如形成有晶体管，各晶体管对应与第一层金属图案M1互连。第一层金属图案M1上形成有导电插塞V2，用于将各晶体管的电信号引出或对各晶体管施加电信号。

为清楚显示导电插塞V2与第一层金属图案M1的位置关系，图3中，第一层金属图案M1显示了透视效果。此外，第一层金属图案M1、导电插塞V2均包埋在层间介质层(未图示)中，图3中的层间介质层与导电插塞V2的上表面齐平。需要说明的是，图3中的层间介质层也显示了透视效果。

接着，参照图4所示，光刻、干法刻蚀在器件区Ⅰ与测试区Ⅱ同时形成若干个第二层金属图案M2，第二层金属图案M2横跨位于同一第一层金属图案M1上的两个导电插塞V2，且与该两个导电插塞V2的接触总面积等于单个导电插塞V2的面积；测试区Ⅱ的多个第二层金属图案M2与多个第一层金属图案M1通过导电插塞V2首尾串联形成串联结构。

本步骤中，第二层金属图案M2的材质也为铝，线宽范围为90nm～800nm。在具体实施过程中，先在包埋且暴露出导电插塞V2上表面的层间介质层表面沉积一层铝，后在铝上形成图形化的光刻胶层，以图形化的光刻胶层为掩膜干法刻蚀铝层以形成第二层金属图案M2。在以图形化的光刻胶为掩膜刻蚀铝层完毕后，对于光刻胶残留物，先灰化，后采用ACT940溶液或EKC270溶液清洗去除。

在光刻过程中，先将掩膜板的对准标记与基底1的对准标记对准，后对基底1上的光刻胶曝光。在对准过程中，有可能存在偏移。为避免上述偏移造成第二层金属图案M2与导电插塞V2的接触电阻变化，进而干扰测试结果，在具体制作过程中，第二层金属图案M2的宽度与所横跨的两导电插塞V2中心间的距离相等，以保证在对准误差偏移范围内，第二层金属图案M2与所横跨的两导电插塞V2的接触总面积总为一个导电插塞V2的上表面面积。

此外，第一层金属图案M1、其上的导电插塞V2的分布，使得第二层金属图案M2由相互垂直的两部分组成，相对于第二层金属图案M2为其它形状的结构，上述结构的好处在于：能减小掩膜板对准偏差造成的第二层金属图案M2实际偏移量。

参照图4所示，在测试区Ⅱ形成第二层金属图案M2同时，还在器件区Ⅰ形成了第二层金属图案M2。器件区Ⅰ的每一第二层金属图案M2完全覆盖一导电插塞V2。

对于测试区Ⅱ：第二层金属图案M2与所横跨的两导电插塞V2的接触总面积为一个导电插塞V2的面积，因而，两导电插塞V2有部分上表面暴露在外，在对灰化后的基底1清洗时，ACT溶液或EKC溶液会腐蚀该暴露的导电插塞V2上表面。由于测试区Ⅱ的导电插塞V2顶表面部分暴露，而器件区Ⅰ的导电插塞V2顶表面完全被第二层金属图案M2覆盖，因而ACT940或EKC270刻蚀后残留物去除液对测试区Ⅱ的导电插塞V2腐蚀程度大于对器件区Ⅰ的导电插塞V2的腐蚀程度。

仍参照图4所示，第二层金属图案M2形成完毕后，测试区Ⅱ的多个第二层金属图案M2、多个第一层金属图案M1通过导电插塞V2首尾串联，形成了一串联结构。

之后，参照图5所示，形成对应连接串联结构首尾的第一测试焊盘P1与第二测试焊盘P2。

图6是沿图5中的AA直线的剖视图。可以看出，本实施例中，第一测试焊盘P1、第二测试焊盘P2分别对应与位于串联结构首尾的第二层金属图案M2相连。其它实施例中，第一测试焊盘P1、第二测试焊盘P2也可以分别对应与位于串联结构首尾的第一层金属图案M1相连。具体地，参照图4所示，在形成第二层金属图案M2时，也可以在第一层金属图案M1首、尾的闲置的导电插塞V2上形成完全覆盖该导电插塞V2的第二层金属图案M2，之后在该两第二层金属图案M2上分别形成第一测试焊盘P1、第二测试焊盘P2。

在具体实施过程中，位于串联结构首尾的第一层金属图案M1可以如图4所示，其上具有四个导电插塞V2，也可以具有两个，或三个；其中，两个是针对第一测试焊盘P1、第二测试焊盘P2分别对应与位于串联结构首尾的第二层金属图案M2相连的情况，三个是针对第一测试焊盘P1、第二测试焊盘P2也可以分别对应与位于串联结构首尾的第一层金属图案M1相连的情况。

本实施例中，可以看出，测试区Ⅱ的每一第二层金属图案M2横跨两个导电插塞V2。其它实施例中，测试区Ⅱ的第二层金属图案M2中，可以部分个横跨两个导电插塞V2，部分个完全覆盖第一层金属图案M1上的导电插塞V2，为提高导电插塞V2的检测效果，横跨两个导电插塞V2的第二层金属图案M2数目占总的第二层金属图案M2数目的比例至少为5％。

基于上述的制作方法，参照图5所示，本发明一实施例提供了一种半导体测试结构，该半导体测试结构形成在基底1的测试区Ⅱ，除了测试区Ⅱ，基底1还包括器件区Ⅰ，所述器件区Ⅰ包括：

若干个第一层金属图案M1，以及位于第一层金属图案M1上的导电插塞V2，每个导电插塞V2的尺寸均等；每个第一层金属图案M1上具有一个或多个导电插塞V2；

若干个第二层金属图案M2，每个第二层金属图案M2完全覆盖一个或多个导电插塞V2的上表面；

测试区Ⅱ包括：

若干个第一层金属图案M1，以及位于第一层金属图案M1上的导电插塞V2，每个导电插塞V2的尺寸均等；其中至少部分个第一层金属图案M1上具有两个或两个以上的导电插塞V2；

若干个第二层金属图案M2，第二层金属图案M2中的至少部分个横跨位于同一第一层金属图案M1上的两个导电插塞V2，且与该两个导电插塞V2的接触总面积等于单个导电插塞V2的面积；若干个第二层金属图案M2与第一层金属图案M1通过导电插塞V2首尾串联形成串联结构；该串联结构形成了测试结构，测试区Ⅱ的第二层金属图案M2与器件区Ⅰ的第二层金属图案M2在同一工艺中形成；

第一测试焊盘与P1、第二测试焊盘P2，分别连接该串联结构的首尾。

上述实施例中以形成第二层金属互连层的导电插塞V2为例，即测试区Ⅱ的第二层金属互连层的金属图案M2未完全覆盖其下的导电插塞V2。其它实施例中，该测试结构可以用于测试器件区Ⅰ第M+1层金属互连层的导电插塞的性能，M为不为1的正整数，即测试区Ⅱ的第M+1层金属互连层的金属图案未完全覆盖第M层金属互连层上的导电插塞。

基于上述测试结构，本实施例还提出了一种测试方法，用于判断器件区Ⅰ的第二金属互连层的导电插塞V2的电连接性能。

参照图5所示，该测试方法包括：

通过述第一测试焊盘P1与第二测试焊盘P2对测试结构施加测试电压，获取测试电流；

若测试电压与测试电流的比值大于预定值，则器件区Ⅰ的第一层金属图案M1上的导电插塞V2电连接性能不合格，所述预定值对应测试结构的第二层金属图案M2完全覆盖其下的导电插塞V2，且与导电插塞V2连接良好时的测试结构的电阻。

可以理解的是，在清洗过程中，由于测试区Ⅱ的导电插塞V2的部分区域暴露，而器件区Ⅰ的上层金属图案完全覆盖导电插塞，使得若器件区Ⅰ存在过清洗问题，则腐蚀液对测试区的导电插塞腐蚀程度大于器件区Ⅰ的导电插塞的腐蚀程度，因而，若测试过程中，测试区Ⅱ的导电插塞电连接性能合格，则器件区Ⅰ的导电插塞的电连接性能肯定合格。此外，为利用现有测试结构中导电插塞性能是否合格的判断标准，将上层金属图案与导电插塞的接触面积选为单个导电插塞的面积，即两者之间的接触电阻与现有测试结构中金属图案完全覆盖导电插塞时的接触电阻大小相等。

图7至图8是本发明另一个实施例提供的半导体测试结构在不同形成阶段的结构示意图。可以看出，本实施例与图2至图6实施例中的半导体测试结构、形成方法、测试方法大致相同，区别在于：第一层金属图案M1只具有一类，且与X轴方向(或Y轴方向)，或称切割道，呈45度夹角分布，以使得首尾相连的测试结构能在呈长条形分布的晶圆的切割道内延伸。

图9至图10是本发明再一个实施例提供的半导体测试结构在不同形成阶段的结构示意图。图11至图12是本发明又一个实施例提供的半导体测试结构在不同形成阶段的结构示意图。图9与图10、图11与图12实施例与图2至图6实施例中的半导体测试结构、形成方法、测试方法大致相同，区别在于：第一层金属图案M1、第二层金属图案M2的布置方式不同。不论何种布置方式，使得首尾相连的测试结构能在呈长条形分布的晶圆的切割道内延伸即可。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体测试结构的形成方法，其特征在于，包括：

提供基底，所述基底包括器件区与测试区，所述器件区与测试区形成有若干个第M层金属图案，M≥1，以及位于所述第M层金属图案上的导电插塞，所述导电插塞的尺寸均等；其中至少部分个第M层金属图案上具有两个或两个以上的导电插塞；

光刻、干法刻蚀在所述器件区与测试区同时形成若干个第M+1层金属图案，测试区的所述第M+1层金属图案中的至少部分个横跨位于同一第M层金属图案上的两个导电插塞，且与所述两个导电插塞的接触总面积等于单个导电插塞的面积；所述测试区的若干个第M+1层金属图案与所述若干个第M层金属图案通过所述导电插塞首尾串联形成串联结构；

形成对应连接所述串联结构首尾的第一测试焊盘与第二测试焊盘。

2.根据权利要求1所述的形成方法，其特征在于，所述干法刻蚀后的光刻胶灰化残留物采用ACT940或EKC270刻蚀后残留物去除液去除。

3.一种半导体测试结构，所述半导体测试结构形成在基底的测试区，所述基底还包括器件区，所述器件区包括：

若干个第M层金属图案，M≥1，以及位于所述第M层金属图案上的导电插塞，所述导电插塞的尺寸均等；每个第M层金属图案上具有一个或多个导电插塞；

若干个第M+1层金属图案，每个所述第M+1层金属图案完全覆盖一个或多个导电插塞的上表面；

其特征在于，所述测试结构包括：

若干个第M层金属图案，M≥1，以及位于所述第M层金属图案上的导电插塞，所述导电插塞的尺寸均等；其中至少部分个第M层金属图案上具有两个或两个以上的导电插塞；

若干个第M+1层金属图案，所述第M+1层金属图案中的至少部分个横跨位于同一第M层金属图案上的两个导电插塞，且与所述两个导电插塞的接触总面积等于单个导电插塞的面积；所述若干个第M+1层金属图案与所述若干个第M层金属图案通过所述导电插塞首尾串联形成串联结构；所述测试结构的第M+1层金属图案与所述器件区的第M+1层金属图案在同一工序中形成；

第一测试焊盘与第二测试焊盘，分别连接所述串联结构的首尾。

4.根据权利要求3所述的半导体测试结构，其特征在于，还包括：形成在测试区的所述第M+1层金属图案上的一层或多层上层金属互连层，所述上层金属互连层中的金属图案完全覆盖其下的导电插塞。

5.根据权利要求3所述的半导体测试结构，其特征在于，所述测试区的第M+1层金属图案的宽度等于其横跨的两导电插塞中心间的距离。

6.根据权利要求3所述的半导体测试结构，其特征在于，所述测试区的第M+1层金属图案包括相互垂直的第一部分与第二部分。

7.根据权利要求3所述的半导体测试结构，其特征在于，所述测试区的每个第M层金属图案上具有四个导电插塞，所述第一测试焊盘与第二测试焊盘分别对应与位于所述串联结构首尾的第M+1层金属图案电连接。

8.根据权利要求3所述的半导体测试结构，其特征在于，所述测试区为基底的切割道，所述切割道的宽度范围为30μm～120μm，所述第M+1层金属图案的线宽范围为90nm～800nm。

9.根据权利要求3所述的半导体测试结构，其特征在于，所述第M+1层金属图案中：部分个横跨位于同一第M层金属图案上的两个导电插塞，部分个完全覆盖第M层金属图案上的导电插塞；其中，横跨两个导电插塞的第M+1层金属图案数目占总的第M+1层金属图案数目的比例至少为5％。

10.一种导电插塞性能的测试方法，其特征在于，使用权利要求3至9中任一项的半导体测试结构测试，所述测试方法包括：

通过所述第一测试焊盘与第二测试焊盘对所述测试结构施加测试电压，获取测试电流；

若所述测试电压与测试电流的比值大于预定值，则所述器件区的第M层金属图案上的导电插塞电连接性能不合格，所述预定值对应测试结构的第M+1层金属图案完全覆盖其下的导电插塞，且与导电插塞连接良好时的测试结构的电阻。