KR20180059438A - Ｔｆｔ 장치 및 제조 방법 - Google Patents

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KR20180059438A
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네덜란제 오르가니자티에 포오르 토에게파스트-나투우르베텐샤펠리즈크 온데르조에크 테엔오
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Abstract

TFT 소자는 상호 절연된 기다란 반도체 재료의 스트립을 갖는 기판으로부터 시작하여 제조된다. 기판 상의 스트립 위에 여러 층의 스택이 놓이는데, 이 스택은 게이트 전극 층을 포함한다. 게이트 전극 층 위에 다중 레벨 레지스트 층이 제공된다. 다중 레벨 레지스트 층은 게이트 및 소스 드레인 영역을 형성하고, 채널은 스트립의 방향과 평행하게 진행한다. 이러한 레지스트 층 내의 게이트 부분은 레지스트 층 내의 소스 드레인 영역과 교차하며, 적어도 스트립의 피치에 대응하는 거리만큼 양측으로 소스 드레인 영역을 넘어 뻗어 있다.

Description

ＴＦＴ 장치 및 제조 방법
본 발명은 박막 트랜지스터(TFT)를 포함하는 소자의 제조 방법 및 디스플레이 장치의 제조 방법에 관한 것이다.
TFT는 LCD 디스플레이 패널과 같은 장치에 사용된다. TFT는 기판 상의 채널 영역 내의 박막 형태의 반도체 재료의 채널 및 절연 층에 의해 반도체 재료로부터 분리된 도전성 게이트를 포함한다. 상부 게이트 또는 하부 게이트가 사용될 수 있는데, 상부 게이트의 경우 게이트와 기판 사이에 반도체 재료가 존재하고, 하부 게이트의 경우 반도체 재료와 기판 사이에 게이트가 존재한다. 게이트는 채널 영역과 교차하며, 게이트의 양측의 채널 영역 내에 소스 및 드레인 영역을 형성한다.
US 7,341,893는 자가 정렬식 임프린트 리소그래피(SAIL: self-aligned imprint lithography) 공정이라 불리는, 임프린팅에 의해 트랜지스터를 갖는 소자를 제조하는 방법을 개시한다. 이러한 SAIL 공정에서는, 각각 다른 공정 단계를 이용하여 처리될 각각의 영역들을 기판 상에 형성하는데 가변 높이의 단일 레지스트 층이 사용된다. 이러한 레지스트는 스탬핑(stamping) 또는 그레이 레벨 노광 패턴에 의해 각각의 영역 위에 각각 다른 높이 레벨을 가지도록 만들어진다.
원칙적으로, 레지스트는 연속적인 단계로 에칭되는데, 각각의 단계는 더 높은 높이 레벨을 가지는 레지스트를 완전히 제거하지 않고, 레지스트의 가장 낮은 (잔여) 높이 레벨에서부터 레지스트의 바닥까지 레지스트를 제거하는 동안 지속된다. 이어서, 잔여 레지스트에 의해 형성된 마스크를 통해 노출된 영역에 공정 단계가 적용될 수 있다. 이것은 더 높은 레벨에 대하여 계속 반복될 수 있다. SAIL 공정은 모든 영역들의 상대적 위치가 단일 레지스트 층의 3D 패턴에 의해 정해진다는 이점을 가진다. 각각의 레지스트 층의 각각 다른 패턴화 단계들의 정렬(alignment)은 필요하지 않다.
레지스트 아래에, 트랜지스터를 형성하기 위해 사용되는 복수의 박막 층들의 스택이 제공된다. 이것은 반도체 재료 층, (게이트) 절연 층, 금속 층 등을 포함할 수 있다. 각각의 높이 레벨로부터의 레지스트의 제거 후 각각의 공정 단계들은 각각의 높이 레벨로부터의 에칭 후 레지스트에 의해 형성된 마스크를 통한 스택 내의 모든 또는 일부의 층의 제거, 마스크를 통한 추가 재료의 증착을 제공할 수 있다.
US 7,341,893는 하부 게이트 TFT 제조를 위한 SAIL 공정의 적용을 개시한다. 이 공정에서, 평행한 도전 스트립을 갖는 기판의 상부에 박막 층들의 스택이 제공된다. 게이트 전극은 복수의 이러한 평행한 스트립 부분에 의해 형성된다. 채널은 스트립의 장방향을 가로질러 소스에서 드레인까지의 간격만큼 이어진다. 박막 층들의 스택은 게이트 절연 층, 반도체 층, 및 상부 금속 층을 포함한다. 이러한 SAIL 공정에서는, 게이트 전극을 형성하는 부분들을 분리시키기데 필요한 위치의 스트립을 에칭하기 위해, 게이트 접점(gate contact)를 증착하기 위해, 각각의 채널들을 격리시키기 위해, 그리고 소스 및 드레인 접점을 분리시키도록 상부 금속을 제거하기 위해 각각의 상이한 높이 레벨들이 사용된다. 반도체 층이 게이트 전극 위에 놓이기 때문에, 게이트 전극이 그것을 넘어 뻗도록 반도체 층 내 채널을 에칭하는 것이 쉽고 게이트 주변의 소스-드레인 누설이 방지된다.
상부 게이트 TFT에 적용된 때 SAIL 공정에서 이러한 유형의 누설을 피하는 것은 더 어렵다. (SAIL이 아닌) 다중 마스크 프로세스에서는, 반도체 층은 제2 마스크를 이용하여 게이트 전극 층이 증착되고 형성되기 전에 제1 마스크를 이용하여 패턴화될 수 있으며, 이러한 마스크는 게이트 전극이 그것을 넘어 뻗는 것을 보장한다. SAIL 공정이 가진 문제점은 게이트 전극이 반도체 층 위에 놓여서, 게이트 전극이 반도체 층의 상부에 놓인 동안 반도체 층이 에칭되어야 한다는 것이다. 게이트 전극의 에지 아래에서도 반도체 층을 제거하기 위해 언더커팅(undercutting) 에칭 공정을 이용하는 것이 공지되어 있는데, 이것은 다른 방식으로 게이트 주변의 소스-드레인 누설을 유발할 수 있다. 또 다른 해결책은 게이트 전극을 소스-드레인 영역을 충분히 넘어서 뻗게 함으로써 임의의 누설 전류를 강제하여 누설 경로 내의 저항을 증가시키는 큰 우회로를 만드는 것이다.
본 발명의 목적은 누설을 감소시키는 박막 트랜지스터를 포함하는 소자를 제조하는 더 용이한 공정을 제공하는 것이다.
박막 트랜지스터를 포함하는 반도체 소자를 제조하는 방법이 제공되며, 이 방법은:
- 기판 상의 반도체 재료의 상호 절연된 기다란 스트립들을 갖는 기판을 제공하는 단계로서, 스트립이 제1 방향으로 뻗어 있는 상기 기판을 제공하는 단계;
- 게이트 전극 층, 및 게이트 전극 층과 스트립 사이의 게이트 절연 층을 포함하는 여러 층들의 스택(stack)을 기판 상의 스트립 위에 증착하는 단계;
- 스택의 상부 상에 0이 아닌 제1 레지스트 높이 레벨을 가지는 제1 부분 및 제2 레지스트 높이 레벨을 가지는 제2 부분을 포함하는 다중 레벨 레지스트 층을 제공하는 단계로서, 제1 레지스트 높이 레벨은 제2 레지스트 높이 레벨보다 작고, 제2 부분은 제1 방향을 가로지르는 제2 방향으로 제1 부분과 교차하는 부분을 포함하고 적어도 스트립의 피치에 대응하는 거리만큼 양측으로 제1 부분을 지나 뻗어 있는 것인 상기 다중 레벨 레지스트 층을 제공하는 단계;
- 다중 레벨 레지스트 층을 마스크로서 이용하여 제1 및 제2 부분에 의해 덮이지 않은 기판의 영역 위의 스택 및 스트립을 에칭하는 단계;
- 다중 레벨 레지스트 층에서부터 레지스터에 의해 덮인 제2 부분 아래의 기판을 남겨두고, 적어도 제1 레지스트 높이 레벨을 제거하도록 다중 레벨 레지스트 층을 에칭하는 단계;
- 트랜지스터의 게이트 전극으로서 사용하기 위해 다중 레벨 레지스트 층의 제2 부분 아래의 게이트 전극 층 부분을 남겨두고, 다중 레벨 레지스트 층의 제1 부분이 제거되었던 위치의 스트립의 부분을 노출시키도록 스택을 에칭하는 단계; 및
- 스트립의 노출된 부분으로부터 트랜지스터의 소스 및 드레인 접점을 형성하는 단계를 포함한다.
여기서, 반도체 재료의 상호 절연된 평행한 기다란 스트립이 제1 방향으로 뻗도록 제공되어 있는 기판 위에 소자가 생성된다. 박막 트랜지스터의 채널은 평행한 복수의 이러한 스트립으로부터 형성될 것이다. 스트립을 갖는 기판 상에, 게이트 전극 재료 층 및 게이트 절연 재료 층을 포함하는 스택이 증착된다. 최상부 위에, 적어도 0이 아닌 제1 및 제2 레지스트 높이 레벨을 가지는 영역들을 포함하는 다중 레벨 레지스트가 제공된다. 이러한 영역들 외부에서는, 스택 및 스트립이 기판으로부터 에칭되어 제거된다. (더 큰) 제2 레지스트 높이 레벨이 존재하는 영역은 복수의 스트립에 걸쳐, 스트립과 직교하는 또는 더 일반적으로 스트립을 가로지르는 제2 방향으로 뻗어 있는 게이트 영역을 포함한다. (더 작은) 제1 레지스트 높이 레벨이 존재하는 제1 영역은 게이트 영역의 양측상에 스트립의 소스 및 드레인 영역을 형성하는 역할을 한다. 게이트 영역은 적어도 스트립의 피치와 동일한 거리만큼 제2 방향으로 제1 영역을 지나 뻗어 있다.
다중 레벨 레지스터는 제1 레지스트 레벨의 레지스트를 제거하도록 먼저 에칭되어 게이트 영역 내의 레지스트를 남긴다. 그 다음, 스트립은 스택을 선택적으로 에칭함으로써 노출된다. 스트립이 노출된 위치의 영역 내에, 소스 및 드레인 접점이 생성된다.
각각의 오버리치(overreach) 아래에, 추가 스트립의 일부분은 게이트 영역과 정렬된 에칭으로 인해 에지와 함께 남을 수 있다. 이러한 스트립들이 소스 및 드레인 접점까지 뻗지는 않기 때문에, 이들은 채널의 일부를 형성하지 않는다. 채널의 일부를 형성하는 제1 스트립은 적어도 연속하는 스트립 간의 거리만큼 게이트의 측 에지로부터 분리되어 있다. 이것이 누설 채널의 형성을 방지한다. 이러한 두 패턴화 단계들은 한번에 행해지므로 누설 채널의 위험 없이 이 두 패턴화 단계들의 정렬에 대한 필요성이 제거된다.
이들 및 다른 목적 및 유리한 양태는 아래의 도면을 참조하여 예시적인 실시예의 설명을 읽을 때 명백해 질 것이다.
도 1은 TFT 소자 제조 공정의 흐름도를 보여준다.
도 2는 반도체 막의 스트립을 갖는 기판의 평면도를 도시한다.
도 3은 반도체 막의 스트립을 갖는 기판의 측면도를 도시한다.
도 4a 및 도 4b는 스택 및 다중 레벨 레지스트를 갖는 기판의 측면도를 도시한다.
도 5는 다중 레벨 레지스트의 평면도를 도시한다.
도 6a 및 도 6b는 제1 에칭 단계 후 스택을 갖는 기판의 측면도를 도시한다.
도 7은 제2 에칭 단계 후 스택을 갖는 기판의 측면도를 도시한다.
도 8은 추가 공정 후 측면도를 도시한다.
도 1은 TFT 소자 제조 공정의 흐름도를 보여준다. 이 공정의 제1 단계(11)에서, 기판 상에 반도체 막의 평행한 스트립을 갖는 기판이 제공된다. 도 2는 스트립(22)을 갖는 이러한 기판의 일부분의 평면도를 도시한다. 도 3은 기판의 상부 상에 반도체 스트립(22)을 갖는 이러한 기판의 측면도를 도시한다. 스트립(22)과 접촉하는 기판(20)의 표면은 스트립들을 서로 전기적으로 절연시키는 재료로 이루어진다. 참조를 위해, x, y 좌표축은 기판(20)의 표면과 평행한 직교하는 수평 방향들을 나타내기 위해 사용될 것이며, z 좌표축은 표면과 직교하는 수직축을 나타내기 위해 사용될 것이다. 스트립(22)은 그것의 장방향이 y-방향으로 뻗어 있는 기다란 스트립이다.
도시된 실시예에서, 모든 스트립(22)은 x-방향으로 동일한 폭 및 피치를 가진다(피치 "p"는 스트립의 폭과 바로 옆의 스트립까지의 거리의 합이다). 예시적인 실시예에서, 스트립의 폭은 0.1 내지 2 마이크로미터의 범위 이내일 수 있고, 스트립 간의 간격은 0.05 내지 2 마이크로미터의 범위 이내일 수 있으며, 피치는 상기 폭과 간격의 합과 같은 0.15 내지 4마이크로미터의 범위 이내일 수 있다. 바람직하게는, 모든 스트립(22)은 기판(20) 상의 모든 위치에서 동일한 폭 및 동일한 피치 "p"를 가지며, 스트립(22)의 세트는 전체 기판 표면에 걸쳐 뻗을 수 있다. 그러나, 이것은 필수적인 것은 아니고, 모든 기판 표면이 스트립으로 덮일 필요는 없으며 피치(p), 폭 및 거리는 표면에 따라 다를 수 있다. 도 2 및 도 3이 스트립(22)의 폭 및 연속한 스트립(22) 간의 거리가 서로 동일한 것을 제안하지만, 이것이 필수적인 것은 아니다. 바람직하게는, 폭은 스트립들이 전기적으로 분리되는 한 거리보다 크다(예컨대, 피치의 50% 내지 90%). 다른 실시예에서, 폭은 거리보다 작을 수도 있다(예컨대, 피치의 10% 내지 50%). 기판(20)이 단일 구조로 도시되어 있으나, 기판(20)이 복수의 층을 포함할 수 있음을 이해해야 한다.
이러한 스트립(22)을 갖는 기판은 사전 제작될 수 있다. 스트립(22)을 갖는 이러한 기판(20)을 제공하는 임의의 적절한 방법이 사용될 수 있다. 예를 들어, 인듐-칼륨 옥사이드 반도체 막은 기판 표면 상에 스퍼터링된 후 포토리소그래피에 의해 스트립(22)으로 패턴화될 수 있다. 그러나, CVD, 스핀 코팅, 프린팅 등과 같은 다른 증착 기술이 사용될 수도 있다. 임프린팅, IJP, 간헐적 슬롯 다이 코팅(intermittent slot die coating) 등과 같은 다른 패턴화 기술이 사용될 수도 있다. 다른 반도체 재료가 사용될 수도 있다.
도 1의 공정 중 제2 단계(12)에서, 여러 층들의 스택이 기판 및 스트립 상에 증착된다. 예컨대, 게이트 절연 층 및 게이트 전극 층을 포함하는 스택이 게이트 산화물 층 위에 증착될 수 있다. 임의의 적절한 증착 공정 및 재료가 사용될 수 있다. 예를 들어, 실리콘 디옥사이드 게이트 절연체는 PECVD에 의해 증착될 수 있고, 몰리브덴 층은 게이트 전극 층으로서 상부에 스퍼터링 될 수 있다. 스택은 전체 기판을 연속적으로 덮는 것이 바람직하지만, 그것이 필수적인 것은 아니다. 스택은 이 단계에서 패턴화될 필요는 없다.
도 1의 공정 중 제3 단계(13)에서, 다중 레벨 레지스트가 스택 상에 제공된다. 그렇게 행하는 방법은 SAIL 공정 그 자체로서 공지되어 있다. 예컨대, 다중 레벨 스탬프로 레지스트 층을 임프린팅 함으로써 또는 그레이 레벨 포토리소그래피에 의해 다양한 레벨이 생성될 수 있다.
도 4a 및 도 4b는 게이트 절연 재료 층(30), 게이트 전극 재료 층(32)으로 이루어진 스택 및 그 스택의 상부 상의 다중 레벨 레지스트 층(34)을 갖는 기판(20)의 xz 및 yz 평면의 단면을 도시한다. 이 층들은 축척을 따르지 않았다. 도 5는 다중 레벨 레지스트 층을 xy 평면으로 보여주는 평면도를 도시하는데, 마찬가지로 축척을 따르지는 않았다.
다중 레벨 레지스트 층(34)은 0이 아닌 제1 높이 레벨을 가지는 제1 부분(36) 및 제1 높이 레벨보다 큰 제2 높이 레벨을 가지는 제2 부분(38)을 가진다. 제1 부분(36)은 최종 소자 내의 박막 트랜지스터의 소스 및 드레인 접점의 위치를 형성한다. 제2 부분(38)은 최종 소자 내의 박막 트랜지스터의 게이트 전극의 위치 및 그것의 연결 배선을 형성한다. 제2 부분(38)의 직사각형 부분은 제1 부분(36)과 x-방향으로 교차하고, 적어도 스트립(22)의 피치(p)와 동일한 거리(d1, d2) 만큼 제1 부분(36)을 지나 뻗어 있다. y-방향으로, 제1 부분(36)은 제2 부분(38)의 상기 교차 부분의 양측으로 제2 부분(38)을 지나 뻗어 있다.
도 4a의 xz 단면은 제2 부분(38)을 관통하고, 제1 부분(36)은 y-방향으로 제2 부분(38) 앞에 놓인다. 참조를 위해, 제1 부분(36)의 위치는 점선으로 도시되어 있다. 도시된 바와 같이, 제1 부분(36)은 x-방향으로(즉, 스트립의 장방향(y-방향)과 직교하는 방향으로) 복수의 스트립(22) 위로 뻗어 있다. 최종 소자에서, 이러한 스트립(22)은 박막 트랜지스터의 채널 및 소스/드레인 접점을 형성할 것이다. 예를 들어, 제1 부분(36)은 도 4a에서는 x-방향으로 9개의 스트립 위로 뻗어 있으나, 실제로는 적어도 복수의 스트랩, 예컨대, 9보다 많은 개수, 또는 8개 또는 적어도 4개 등을 포함한 상이한 개수의 스트립(22)이 사용될 수 있다.
언급한 바와 같이, 제2 부분(38)은 게이트 전극의 위치를 형성한다. 예컨대, 게이트 전극은 소스에서 드레인 방향으로 0.1 내지 20 마이크로미터 범위의 길이, 상기 방향과 직교하는 1 내지 100 마이크로미터 범위의 폭을 갖는 직사각형일 수 있다. 다중 레벨 레지스트 층(34)의 제2 부분(38)은 x-방향으로 제1 부분(36)의 양측으로 제1 부분(36)을 지나 뻗어 있는 직사각형 부분을 포함한다. 도 4a 및 도 5에 도시된 바와 같이, 오버리치는 좌측에서 d1이고 우측에서 d2이다. 오버리치(d1, d2)는 적어도 스트립(22)의 피치(p)(피치(p)가 위치에 따라 다른 경우, 적어도 제1 및 제2 부분(36, 38)의 에지 사이 위치에서의 p)와 동일하다. 아래에 설명한 바와 같이, 이것이 최종 소자 내의 박막 트랜지스터에서의 소스-드레인 누설을 방지하는 역할을 한다. 제2 부분(38)이 y-방향, 즉, 스트립의 장방향과 직교하여 뻗은 직사각형 게이트 부분을 가지는 바람직한 실시예가 도시되어 있으나, 더 일반적으로, 게이트 부분은 y-방향을 가로지를 수 있고, 즉, y-방향과 직교하거나 다른 교차 각도를 가질 수도 있음을 이해해야 한다. (y-방향과 직교하는) x-방향으로의 오버리치는 적어도 피치(p)는 되어야 한다. 또한, 게이트 부분이 반드시 직사각형일 필요는 없다.
예를 들어, 도 5는 또한 제2 부분이 2개의 상호 직교하는 트랙 부분을 포함할 가능성을 보여주는데, 제1 브랜치(branch)는 채널과 교차하여 실제 게이트를 형성하며, 제2 브랜치는 채널과 평행하다. 앞선 설명은 제1 브랜치에 관한 것이다. 관련 기준이 존재한다면 제2 브랜치에 적용된다. 제2 브랜치가 반도체와 가까울 경우 반도체가 제2 브랜치 아래로 뻗어 누설 경로를 생성할 위험이 존재한다. 이를 피하기 위해, 제1 부분(36)과 제2 부분(38)의 제2 브랜치 사이의 갭은 스트립(22)의 피치(p)와 적어도 동일한 것이 바람직하다.
다중 레벨 레지스트 층(34)을 제공하는 방법은 공지되어 있다. 일정 높이 레벨 패턴을 가지는 다중 레벨 레지스트 층(34)은, 예컨대, 레지스트 층을 증착하고 그 층을 그 높이 레벨 패턴을 형성하는 몰드로 스탬핑함으로서 제공될 수 있다. 다른 예로서, 그레이 레벨 포토리소그래피가 사용될 수 있는데, 이 경우 상이한 광 강도를 갖는 영역들을 포함하는 2d 조명 패턴이 상이한 높이를 갖는 대응하는 영역을 형성하기 위해 사용된다.
2개의 상이한 0이 아닌 높이 레벨을 갖는 높이 패턴이 도시되어 있으나, 더 많은 상이한 높이 레벨들이 사용될 수 있음을 이해해야 한다. 하나의 실시예에서, 다중 레벨 레지스트 층(34)이 최초로 패턴화될 때, 다중 레벨 레지스트 층(34)은 제1 높이 레벨보다 낮은 0이 아닌 다른 높이 레벨을 가진 다른 부분을 가진다. 이 실시예에서, 제3 단계(13)는 제1 및 제2 높이 레벨의 레지스터를 제거하지 않으면서 상기 다른 높이 레벨의 레지스트를 제거하기에 충분한 시간 동안 다중 레벨 레지스트 층(34)을 에칭하는 단계를 포함할 수 있으며, 이 경우 제1 및 제2 부분(36, 38) 외의 게이트 전극 재료 층(32) 상에 레지스트가 남아 있지 않게된다.
도 1의 공정 중 제4 단계(14)에서, 스택(30, 32) 및 스트립(22)은 기판(20) 상에 레지스트가 존재하지 않는, 즉, 제1 및 제2 부분(36, 38) 외부의 영역에서 기판(20)으로부터 에칭되어 제거된다. 이 단계에서, 다중 레벨 레지스트 층(34)은 그것 아래의 영역 내의 스택(30, 32) 및 스트립(22)을 에칭으로부터 보호한다. 하나의 실시예에서, 습식 에칭 공정이 사용되지만, 임의의 적절한 에칭 공정 또는 에칭 공정들의 조합이 사용될 수도 있다. 예를 들어, 제4 단계(14)는 스택(30, 32) 및 스트립(22)을 각각 에칭하는 하위 단계들을 포함할 수 있다.
도 6a, 도 6b는 제4 단계(14)의 결과를 보여준다. 도시된 바와 같이, 스트립(22), 게이트 절연 재료 층(30) 및 게이트 전극 재료 층(32)은 다중 레벨 레지스트 층(34)이 존재하는 기판(20)의 영역 위에만 남게 된다.
도 1의 공정 중 제5 단계(15)는 다중 레벨 레지스트 층(34)의 제2 부분(38)의 위치에만 레지스트가 남겨지도록, 제2 높이 레벨은 제외한 제1 높이 레벨의 레지스트를 제거하기에 충분한 시간 동안 다중 레벨 레지스트 층(34)이 에칭되는 하위 단계를 포함한다. 그 다음, 선택적 에칭을 포함하는 하위 단계가 수행되는데, 이 경우 잔여 스택(30, 32)은 에칭되지만, 다중 레벨 레지스트 층(34)의 제1 부분(36)에 의해 원래 덮여 있던 기판(20) 위의 영역 내 스트립(22)은 에칭되지 않는다. 스트립(22)의 반도체 재료는 에칭하지 않고 게이트 절연 재료 층(30) 및 게이트 전극 재료 층(32)을 에칭하는 에천트를 이용함으로써 선택적으로 에칭이 행해질 수 있다. 예컨대, 건식 이방성(anisotropic) 에칭 공정이 사용될 수 있다.
도 7은 제5 단계(15)의 결과를 보여준다. 도시된 바와 같이, 다중 레벨 레지스트 층(34)의 제1 높이 레벨을 가진 제1 부분(36)이 존재했던 기판(20)의 제1 영역이 위에 놓여 있었던 스트립(22) 부분은 그 위에 놓인 게이트 절연 재료 층(30), 그 위에 놓인 게이트 전극 재료 층(32) 없이 노출되어 있다. 게이트 절연 재료 층(30) 및 게이트 전극 재료 층(32)은 다중 레벨 레지스트 층(34)의 제2 높이 레벨을 가진 제2 부분(38)이 존재하는 기판(20)의 제2 영역 위에만 남아 있다.
도 1의 공정 중 제6 단계(16)는 소스 및 드레인 접점의 생성을 포함한다. 이것은 노출된 반도체 재료의 스트립(22)에 대하여 도전성을 증가시키는 처리를 적용하는 하위 단계 및 이어서 소스/드레인 접점 금속을 증착하고 소스/드레인 접점 금속을 패턴화하는 하위 단계들을 포함할 수 있다. 인듐-갈륨 옥사이드 반도체의 도전성 증가 처리의 예는 노출된 반도체(즉, 스트립(22)) 상에 질화규소를 증착시키는 것이다. 예컨대, 질화규소 층은 PCVD에 의해 증착될 수 있다. 도전성 증가 처리의 다른 예는 SiNx 패시베이션(passivation) 층으로부터의 반도체(예컨대, IGZO)의 H2 도핑, 또는 표면 손상을 통해 도핑을 유도하는 아르곤 스퍼링터 처리, 또는 IGZO로부터 산소와 반응하도록 표면에 칼슘을 추가하고 그것을 층으로부터 제거하는 것 등이다. 소스/드레인 점접 금속은, 예컨대, 적어도 스택(30, 32)에 의해 덮이지 않은 스트립(22)의 부분으로부터 질화규소를 에칭하여 제거함으로써 스트립을 다시 노출시킨 후 증착된다. 소스/드레인 접점 금속은 포토리소그래피, 프린팅 등에 의해 패턴화될 수 있다. 도 8은 소스/드레인 접점 금속(82)이 증착되고 패턴화된 후 제6 단계(16)의 결과를 보여준다. 이 도면은 z-y 평면, 즉, 스트립(22)의 길이와 평행한 평면의 단면을 보여준다. 그러므로, 오직 하나의 스트립(22)만 보인다. 도시된 바와 같이, 박막 트랜지스터를 포함하는 소자가 형성되었으며, 여기서 평행한 스트립(22)들(하나만 도시됨)은 트랜지스터 채널을 형성하고, 게이트는 게이트 전극 재료 층(32)의 잔여 부분으로부터의 게이트 전극에 의해 형성되며, 게이트 절연 재료 층(30)의 잔여 부분에 의해 채널로부터 격리된다.
이 소자는 기판(20) 및 기판(20) 상의 복수의 기다란 반도체 재료의 스트립(22)을 포함하며, 각각의 스트립(22)들은 y 방향으로 뻗어 있다. 게이트 전극은 상기 복수의 스트립을 위에서 x-방향으로 또는 더 일반적으로, y 방향을 가로지르는 제2 방향으로 뻗은 게이트 영역 내에 스트립 위에 제공된다. 이 소자는 상기 제1 방향을 따라 게이트 영역의 각각의 측면으로 뻗은 제1 부분을 가지는 스트립(22)에 의해 형성된 트랜지스터 채널을 포함하고, 상기 스트립(22)의 제1 부분의 도전성은 게이트 영역 아래에 놓인 상기 스트립(22)의 제2 부분에 비해 향상된 도전성을 갖는다. 제1 및 제2 부분 사이의 경계는 게이트 영역과 정렬된다. 이 문맥에서, "정렬된"은 향상을 위한 마스크로서 게이트 스택을 이용한 향상 결과에 대응한다.
게이트 영역은 적어도 스트립(22)의 피치에 대응하는 거리만큼 상기 복수의 스트립(22)의 양측으로 상기 제2 방향으로 상기 스트립을 지나 뻗어 있다. 각각의 오버리치 아래에 추가 스트립이 존재할 수도 있고, 또는 채널의 가장 바깥쪽 스트립이 오버리치를 향해 뻗은 돌출부를 가질 수도 있다. 이 소자는 게이트 영역과 정렬된, 상기 게이트 영역 내의 스트립(22)과 게이트 전극 사이에 게이트 절연 영역을 포함한다(이 문맥에서, "정렬된"의 의미는 동일한 에칭 마스크를 이용하여 게이트 영역 및 추가 스트립을 에칭한 결과에 대응한다). 이 소자는 상기 제1 방향을 따라 게이트 영역의 각각의 측면상의 스트립의 제1 부분 상에 소스 접점 및 드레인 접점을 포함한다.
오버리치 아래에 추가 스트립이 존재한다면, 그것은 게이트 영역과 정렬된 에지를 가지고(동일한 에칭 마스크를 이용하여 추가 스트립 및 게이트 영역을 에칭한 결과에 대응함), 추가 스트립은 채널을 형성하는 스트립들로부터 분리된다. 채널의 가장 바깥쪽 스트립이 오버리치를 향해 뻗은 돌출부를 가진다면, 그 돌출부는 x-방향으로 게이트의 측 에지에 도달할 만큼 멀리 뻗지는 않는다. 도 8의 예에서, 질화규소 층(80)이 게이트를 분리시키기 위해 사용된다. 또한, 다중 레벨 레지스트 층의 잔여 부분은, 예컨대, 이러한 질화규소 층(80)의 증착 전에 에칭에 의해 제거되었다.
이 소자의 게이트 및 y-방향으로의 채널의 위치가 다중 레벨 레지스트 층(34)에 의해 전체적으로 정해지며, 이러한 위치의 지정을 위해 다른 레지스트 층과의 정렬이 필요하지 않음을 이해해야 한다. 반도체 재료의 스트립(22)이 노출된 제1 영역과 게이트가 형성되는 제2 영역 사이의 경계는 다중 레벨 레지스트 층(34)의 제2 부분(38)의 위치에 의해 정해진다. 도전성 증가 처리가 스트립(22)의 노출된 부분에 적용되기 때문에, 스트립(22)의 처리된 부분의 경계도 게이트와 정렬된다. 이 처리된 부분의 단부들이 y-방향으로의 채널의 경계를 실질적으로 형성하므로, 이것 또한 게이트와 정렬된다.
이 결과는 x-방향에서는 상이하다. x-방향에서는, 채널의 경계가 연속적인 평행한 스트립(22) 간의 분리부에 의해 정해진다. 이러한 분리부의 위치는 다중 레벨 레지스트 층(34)의 패턴화와는 별개인 패턴화 단계에 의해 형성되므로, 그것과 자가-정렬되지 않는다.
물론, 자가-정렬을 제공하는 것은 간단한 문제일 수 있다. 스트립(22) 대신 연속적인 반도체 층이 사용된다면, 다중 레벨 레지스트의 높이가 x-방향으로 갈수록 낮아져 0이 되는, 도 5에 도시된 것과 유사한 임의의 높이 레벨 패턴이 자가 정렬을 야기할 것이다. 그러나, 이러한 자가 정렬이 채널의 에지를 따라 소스-드레인 누설을 초래할 수 있다는 것은 이미 밝혀진 사실이다. 이것은 스트립의 피치(p)보다 큰 오버리치(d1, d2) 및 반도체 재료의 스트립(22)의 사용을 조합하여, x-방향으로의 자가 정렬을 회피함으로써 방지된다. 오버리치는 스트립 에칭 단계(제4 단계(14))가 스트립(22)이 오버리치 아래에 놓일 정도로 스트립(22) 또는 스트립들(22)을 잘라낸다는 것을 보장한다. 이것은 소스 또는 드레인 영역(다중 레벨 레지스트 층(34)의 제1 부분(36) 아래의 "제1 영역")의 에지를 따라 뻗은 가장 바깥쪽 스트립(22)이 스트립(22)과 다중 레벨 레지스트 층(34)의 정렬이 어떻든 간에, 그들이 또한 오버리치의 단부에 있는 게이트 전극의 에지 아래에 놓일 정도로 x-방향으로 측방향으로 뻗을 수 없음을 보장한다. 그 결과, 누설 채널이 방지된다.
게이트 전극의 오버리치의 측 에지의 에지 아래에 놓인 스트립이 존재하더라도 그 스트립에 도전성 증가 처리가 도달하지 않는다. 소스/드레인 금속이 게이트와 자가 정렬되지 않더라도, 게이트 전극의 오버리치의 측 에지 아래에 놓인 스트립(22)과 접촉할 수 없는데, 이것은 스트립이 다중 레벨 레지스트 층(34)에 의해 정렬된 제4 단계(14)에 의해 잘려나가기 때문이다.
하나의 실시예에서, 제6 단계(16)에서의 소스 및 드레인 접점의 실제 생성 이전에 다중 레벨 레지스트 층(34)의 잔여 부분의 에칭이 선행될 수 있다. 소스 및 드레인 접점의 생성은 적어도 스트립(22)의 노출된 부분 상에, 예컨대, PCVD 공정에 의해 질화규소 층을 증착하는 하위 단계를 포함할 수 있다. 그 다음, 스트립(22)의 이전에 노출된 부분의 일부분 위에 질화규소 층을 재노출시키기 위한 위치 선택적 에칭, 및 그들이 재노출된 위치의 스트립(22)과 접촉하는 소스/드레인 접점 금속의 증착이 행해질 수 있다. 공지된 바와 같이, 인듐-갈륨 산화물 반도체 위에 질화규소를 증착시키는 것은 도전성 증가 처리를 야기한다.
그러나, 다른 실시예에서, WO2015010825와 같은 다른 유형의 도전성 증가 처리가 사용될 수 있다. 필요하다면, 소스/드레인 금속이 증착되기 전에 별도의 절연 층이 게이트 전극 위에 증착될 수 있고 패턴화될 수 있다.
도 1에 도시된 단계들 후, 소자를 완성하기 위한 추가 단계들이 수행될 수 있다. 예를 들어, 하나 이상의 보호 층이 증착될 수 있다.

Claims (8)

  1. 박막 트랜지스터를 포함하는 반도체 소자를 제조하는 방법으로서,
    기판 상의 반도체 재료의 상호 절연된 기다란 스트립들을 갖는 기판을 제공하는 단계로서, 스트립이 제1 방향으로 뻗어 있는 상기 기판을 제공하는 단계;
    게이트 전극 층, 및 게이트 전극 층과 스트립 사이의 게이트 절연 층을 포함하는 여러 층들의 스택(stack)을 기판 상의 스트립 위에 증착하는 단계;
    스택의 상부 상에 0이 아닌 제1 및 제2 레지스트 높이 레벨을 각각 가지는 제1 및 제2 부분을 포함하는 다중 레벨 레지스트 층을 제공하는 단계로서, 제1 레지스트 높이 레벨은 제2 레지스트 높이 레벨보다 작고, 제2 부분은 제1 방향을 가로지르는 제2 방향으로 제1 부분과 교차하는 부분을 포함하고 적어도 스트립의 피치에 대응하는 거리만큼 양측으로 제1 부분을 지나 뻗어 있는 것인, 상기 다중 레벨 레지스트 층을 제공하는 단계;
    다중 레벨 레지스트 층을 마스크로서 이용하여 제1 및 제2 부분에 의해 덮이지 않은 기판의 영역 위의 스택 및 스트립을 에칭하는 단계;
    다중 레벨 레지스트 층으로부터 레지스터에 의해 덮인 제2 부분 아래의 기판을 남겨두고, 적어도 제1 레지스트 높이 레벨을 제거하도록 다중 레벨 레지스트 층을 에칭하는 단계;
    트랜지스터의 게이트 전극으로서 사용하기 위해 다중 레벨 레지스트 층의 제2 부분 아래의 게이트 전극 층의 부분을 남겨두고, 다중 레벨 레지스트 층의 제1 부분이 제거되었던 위치의 스트립의 부분을 노출시키도록 스택을 에칭하는 단계; 및
    스트립의 노출된 부분으로부터 트랜지스터의 소스 및 드레인 접점을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터를 포함하는 반도체 소자를 제조하는 방법.
  2. 제 1 항에 있어서, 다중 레벨 레지스트 층은 층들의 스택 위에 레지스트를 증착하고, 상기 제1 및 제2 레지스트 높이 레벨을 포함하는 높이 레벨 패턴을 형성하는 스탬프를 이용하여 레지스트를 임프린팅함으로써 제공되는 것을 특징으로 하는 박막 트랜지스터를 포함하는 반도체 소자를 제조하는 방법.
  3. 제 1 항에 있어서, 다중 레벨 레지스트 층은 층들의 스택 위에 레지스트를 증착하고, 그레이 레벨 조명 패턴을 이용하여 레지스트를 조명함으로써 제공되며, 제1 및 제2 강도 레벨은 상기 제1 및 제2 레지스트 높이 레벨에 대응하는 것을 특징으로 하는 박막 트랜지스터를 포함하는 반도체 소자를 제조하는 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 적어도 제1 레지스트 높이 레벨을 제거하도록 다중 레벨 레지스트 층을 에칭하는 단계 후, 스트립에 도전성 증가 처리를 적용하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터를 포함하는 반도체 소자를 제조하는 방법.
  5. 제 4 항에 있어서, 도전성 증가 처리는 스트립 상에 질화규소를 증착하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터를 포함하는 반도체 소자를 제조하는 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 적어도 제1 레지스트 높이 레벨을 제거하도록 다중 레벨 레지스트 층을 에칭하는 단계 후 스택에 의해 덮이지 않은 스트립 부분 상에 금속을 증착하는 단계를 더 포함하고, 이 금속은 소스 및 드레인 접점을 형성하는 것을 특징으로 하는 박막 트랜지스터를 포함하는 반도체 소자를 제조하는 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 제1 부분과 교차하는 상기 부분은 적어도 2개 스트립 위에서 교차하고,
    상기 적어도 2개의 스트립 모두와 접촉하는 소스 접점 금속 영역을 형성하는 단계 및 상기 적어도 2개의 스트립 모두와 접촉하는 드레인 접점 금속 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터를 포함하는 반도체 소자를 제조하는 방법.
  8. 박막 트랜지스터를 포함하는 반도체 소자로서,
    기판;
    기판 상의 복수의 기다란 반도체 재료의 스트립으로서, 각각의 스트립이 제1 방향으로 뻗어 있는 상기 스트립;
    상기 복수의 스트립 위에서 제1 방향을 가로지르는 제2 방향으로 뻗은 게이트 영역 내 스트립 위의 게이트 전극으로서, 스트립은 상기 제1 방향을 따라 게이트 영역의 각각의 측면으로 뻗어 있는 제1 부분을 갖고, 상기 스트립의 제1 부분의 도전성은 게이트 영역 아래에 놓인 상기 스트립의 제2 부분에 비해 향상된 도전성을 갖고, 게이트 영역은 적어도 스트립의 피치에 대응하는 거리만큼 상기 복수의 스트립의 양측으로 상기 제2 방향으로 스트립을 넘어 뻗어 있는 것인 상기 게이트 전극;
    게이트 영역과 정렬된, 스트립과 상기 게이트 영역 내의 게이트 전극 사이의 게이트 절연 영역; 및
    상기 제1 방향을 따른 게이트 영역의 각각의 측면상의 스트립의 제1 부분 상의 소스 접점 및 드레인 접점을 포함하는 것을 특징으로 하는 박막 트랜지스터를 포함하는 반도체 소자.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10224432B2 (en) * 2017-03-10 2019-03-05 Applied Materials, Inc. Surface treatment process performed on devices for TFT applications
CN113206144B (zh) * 2021-04-25 2023-04-07 北海惠科光电技术有限公司 薄膜晶体管的制备方法、薄膜晶体管及显示面板

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60195976A (ja) * 1984-03-16 1985-10-04 Nippon Telegr & Teleph Corp <Ntt> 薄膜電界効果トランジスタ
JPS6394686A (ja) * 1986-10-09 1988-04-25 Nippon Telegr & Teleph Corp <Ntt> シリコン薄膜トランジスタの製造方法
JP4014677B2 (ja) 1996-08-13 2007-11-28 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP3634086B2 (ja) 1996-08-13 2005-03-30 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置の作製方法
JP2001185721A (ja) 1999-12-22 2001-07-06 Nec Corp 半導体装置
JP3613257B2 (ja) * 2001-05-02 2005-01-26 セイコーエプソン株式会社 カラー表示用基板、カラーフィルタ用基板、カラー発光用基板、カラー表示用基板の製造方法、電気光学装置、電子機器
US6653030B2 (en) 2002-01-23 2003-11-25 Hewlett-Packard Development Company, L.P. Optical-mechanical feature fabrication during manufacture of semiconductors and other micro-devices and nano-devices that include micron and sub-micron features
JP4137460B2 (ja) * 2002-02-08 2008-08-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4141292B2 (ja) * 2002-03-15 2008-08-27 株式会社半導体エネルギー研究所 半導体装置
US6847050B2 (en) * 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
TW579604B (en) * 2002-12-17 2004-03-11 Ind Tech Res Inst Method of forming a top-gate type thin film transistor device
US6894326B2 (en) * 2003-06-25 2005-05-17 International Business Machines Corporation High-density finFET integration scheme
US6841475B1 (en) * 2003-11-21 2005-01-11 Au Optronics Corporation Method for fabricating thin film transistors
US7056834B2 (en) 2004-02-10 2006-06-06 Hewlett-Packard Development Company, L.P. Forming a plurality of thin-film devices using imprint lithography
KR100682892B1 (ko) * 2004-09-25 2007-02-15 삼성전자주식회사 박막 트랜지스터의 제조방법
KR100652381B1 (ko) 2004-10-28 2006-12-01 삼성전자주식회사 다수의 나노 와이어 채널을 구비한 멀티 브릿지 채널 전계효과 트랜지스터 및 그 제조방법
US7341893B2 (en) 2005-06-02 2008-03-11 Hewlett-Packard Development Company, L.P. Structure and method for thin film device
JP2007158119A (ja) 2005-12-06 2007-06-21 Canon Inc ナノワイヤを有する電気素子およびその製造方法並びに電気素子集合体
FR2895835B1 (fr) 2005-12-30 2008-05-09 Commissariat Energie Atomique Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain
KR101266880B1 (ko) * 2006-06-08 2013-05-24 삼성디스플레이 주식회사 편광판의 제조방법 및 레이저 가공장치
JP5111867B2 (ja) * 2007-01-16 2013-01-09 株式会社ジャパンディスプレイイースト 表示装置
US20090250700A1 (en) * 2008-04-08 2009-10-08 Themistokles Afentakis Crystalline Semiconductor Stripe Transistor
US8003466B2 (en) * 2008-04-08 2011-08-23 Advanced Micro Devices, Inc. Method of forming multiple fins for a semiconductor device
KR100964227B1 (ko) * 2008-05-06 2010-06-17 삼성모바일디스플레이주식회사 평판 표시 장치용 박막 트랜지스터 어레이 기판, 이를포함하는 유기 발광 표시 장치, 및 이들의 제조 방법
JP2009277733A (ja) * 2008-05-12 2009-11-26 Toshiba Mobile Display Co Ltd 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR20120100630A (ko) 2011-03-04 2012-09-12 삼성전자주식회사 반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치
KR101880721B1 (ko) * 2011-06-21 2018-07-23 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막 트랜지스터, 유기 발광 디스플레이 장치의 제조 방법, 및 상기 방법에 의해 제조된 유기 발광 디스플레이 장치
CN102244009B (zh) * 2011-07-30 2013-02-13 华映光电股份有限公司 薄膜晶体管及其制造方法
US8569125B2 (en) * 2011-11-30 2013-10-29 International Business Machines Corporation FinFET with improved gate planarity
US8617961B1 (en) * 2012-07-18 2013-12-31 International Business Machines Corporation Post-gate isolation area formation for fin field effect transistor device
US9653615B2 (en) 2013-03-13 2017-05-16 International Business Machines Corporation Hybrid ETSOI structure to minimize noise coupling from TSV
TWI644433B (zh) * 2013-03-13 2018-12-11 半導體能源研究所股份有限公司 半導體裝置
US9583387B2 (en) 2013-04-30 2017-02-28 Applied Materials, Inc. Multilevel mask circuit fabrication and multilayer circuit
FR3005309B1 (fr) * 2013-05-02 2016-03-11 Commissariat Energie Atomique Transistors a nanofils et planaires cointegres sur substrat soi utbox
CN105409003B (zh) 2013-07-24 2019-03-08 Imec 非营利协会 用于改善金属氧化物半导体层的导电率的方法
CN103489894B (zh) * 2013-10-09 2016-08-17 合肥京东方光电科技有限公司 有源矩阵有机电致发光显示器件、显示装置及其制作方法

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