CN108352409B - Tft装置和制造方法 - Google Patents

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Abstract

TFT装置从具有相互绝缘的狭长的半导体材料条带的基板开始制造。层的堆栈在该基板上的该条带上方，该堆栈包含栅极电极层。多层级抗蚀剂层提供于该栅极电极层上方。该多层级抗蚀剂层界定栅极和源极漏极区，信道在平行于该条带的方向运行。在该抗蚀剂层中的栅极部分跨越该抗蚀剂层中的源极漏极区，从而在任一侧上超出该源极漏极区至少相当于该条带的节距的距离。

Description

TFT装置和制造方法
技术领域
本发明涉和制造包含薄膜晶体管(TFT)的装置的方法，且涉和制造显示器装置的方法。
背景技术
TFT用于诸如LCD显示器面板的装置中。TFT包含在基板和导电栅极上的信道区域中呈半导体材料薄膜的形式的信道，该信道由绝缘层与半导体材料分离。可使用顶部栅极或底部栅极，其中分别地，半导体材料介于栅极与基板之间，或栅极介于半导体材料与基板之间。栅极跨越信道区域，从而在栅极的任一侧上的信道区域中界定源极区域和漏极区域。
US 7,341,893描述藉助于压印来制造具有此类晶体管的装置的方法，该方法称作SAIL工艺(自对准压印光刻术)。在SAIL工艺中，具有可变高度的单个抗蚀剂层用来界定基板上将使用不同处理步骤加以处理的不同区域。藉助于冲压或灰阶曝光样式，将抗蚀剂制作成在不同区域上具有不同高度层级。
原理为在后续步骤中蚀刻抗蚀剂，蚀刻各持续一段时间将抗蚀剂从其最低(剩余)高度层级移到抗蚀剂的底部，而不完全移除抗蚀剂，在其具有较高高度层级的情况下。随后，可经由以剩余抗蚀剂形成的掩膜对暴露区域施加处理步骤。此举可对连续性较高层级重复。SAIL工艺具有所有区域的相对位置由单个抗蚀剂层的3D图案界定的优点。不需要不同抗蚀剂层的不同图案化步骤的对准。
在抗蚀剂之下提供用于形成晶体管的多个薄膜层的堆栈。此堆栈可包括半导体材料层、(栅极)隔离层、金属层等。在将抗蚀剂从各自的高度层级移除后，可提供不同处理步骤，以便经由掩膜移除堆栈中的部分层或所有层，和/或经由该掩膜沉积额外的材料，其中该掩膜在从各自的高度层级蚀刻后由抗蚀剂形成。
US 7,341,893描述应用SAIL工艺制造底部栅极TFT。在此工艺中，薄膜层的堆栈提供在具有平行导电条带的基板的顶部上。栅极电极由多个此类平行条带的区段形成。信道从源极至漏极运行，横向于条带的长度方向分离。薄膜层的堆栈含有栅极绝缘层、半导体层和顶部金属层。在SAIL工艺中，使用不同高度层级在需要形成栅极电极的隔离区段处蚀刻条带、沉积栅极触点、隔离不同信道并移除顶部金属以便将源极触点和漏极触点分开。由于半导体层上覆栅极电极，所以易于在半导体层中蚀刻信道，以使栅极电极延伸超过该信道，从而防止围绕栅极的源极-漏极泄漏。
当应用于顶部栅极TFT时，更难以避免在SAIL工艺中的此类型的泄漏。在多掩膜工艺(非SAIL)中，可在沉积栅极电极层之前使用第一掩膜来图案化半导体层，并且使用第二掩膜来界定该半导体层，上述掩膜确保栅极电极延伸超过它。SAIL工艺的问题在于栅极电极位于半导体层上方，从而使得在栅极电极位于半导体层顶部上时，必须蚀刻半导体层。已知使用底切蚀刻工艺来移除亦在栅极电极的边缘下的半导体层，其中该底切蚀刻工艺反而可能引起围绕栅极的源极-漏极泄漏。另一解决方案要使栅极电极较好地延伸超过源极-漏极区域，藉此迫使任何泄漏电流进行增加泄漏路径中的电阻的大迂回。
发明内容
此外，目的在于提供制造包含减少泄漏的薄膜晶体管的装置的较简易工艺。
提供制造包含薄膜晶体管的半导体装置的方法，所述方法包含：
-提供基板，所述基板具有相互绝缘的狭长的半导体材料条带，所述条带在第一方向上延伸；
-将层的堆栈沉积于所述基板上的所述条带上方，所述堆栈包含栅极电极层与栅极绝缘层，所述栅极绝缘层介于所述栅极电极层与所述条带之间；
-提供多层级抗蚀剂层，所述多层级抗蚀剂层包含在所述堆栈的顶部上分别具有第一非零抗蚀剂高度层级和第二非零抗蚀剂高度层级的第一部分和第二部分，所述第一抗蚀剂高度层级小于所述第二抗蚀剂高度层级，所述第二部分包含在横向于所述第一方向的第二方向上跨越所述第一部分的部分，从而在任一侧上超出所述第一部分至少相当于所述条带的节距的距离；
-使用所述多层级抗蚀剂层作为掩膜，在所述基板上未被所述第一部分和所述第二部分覆盖的区域上方蚀刻所述堆栈和所述条带；
-至少从所述第一抗蚀剂高度层级向下蚀刻所述多层级抗蚀剂层，在所述第二部分之下留下被所述多层级抗蚀剂层的抗蚀剂覆盖的所述基板；
-蚀刻所述堆栈以暴露所述条带中所述多层级抗蚀剂层的所述第一部分已被移除的部分，留下所述栅极电极层在所述多层级抗蚀剂层的所述第二部分之下的部分，以用作所述晶体管的栅极电极；
由所述条带的暴露部分形成所述晶体管的源极触点和漏极触点。
本文为在基板上产生装置，在所述基板上提供相互绝缘的平行狭长的半导体材料条带，所述条带在第一方向上延伸。薄膜晶体管的信道将由多个此类平行的条带形成。在具有条带的基板上沉积堆栈，所述堆栈包含栅极电极材料层与栅极绝缘材料层。在顶部上提供多层级抗蚀剂，其含有具有至少第一非零抗蚀剂高度层级和第二非零抗蚀剂高度层级的区域。在这些区域外，从基板蚀刻掉所述堆栈和所述条带。
第二(较大)抗蚀剂高度层级存在的区域包含栅极区域，所述栅极区域于多个条带上方在第二方向(垂直于所述条带或更一般地横向于所述条带)上延伸。第一(较小)抗蚀剂高度层级存在的第一区域用来界定栅极区域的任一侧上的条带的源极区和漏极区。所述栅极区域在第二方向上超出第一区域至少等于条带的节距的距离。
首先蚀刻所述多层级抗蚀剂以从第一抗蚀剂层级移除所述抗蚀剂，从而留下在栅极区域中的抗蚀剂。随后通过选择性蚀刻所述堆栈来暴露所述条带。在所述条带被暴露的区域中，产生源极触点和漏极触点。
在每个超出区之下，其他条带的部分由于蚀刻可保留有与栅极区域对准的边缘。因为此类条带未延伸至源极触点和漏极触点，所以它们未形成信道的部分。
形成信道的部分的第一条带与栅极的侧边缘分开至少连续条带的间的距离。此举防止泄漏信道的形成。在此完成两个图案化步骤而不冒泄漏信道的风险，从而消除对两个图案化步骤的对准的需要。
附图说明
此等和其他目的以及有利方面将通过参考以下图式的示范性实施方式的描述而显而易见。
图1显示TFT装置制造工艺的流程图。
图2显示具有半导体膜条带的基板的俯视图。
图3显示具有半导体膜条带的基板的侧视图。
图4a、4b显示具有堆栈和多层级抗蚀剂的基板的侧视图。
图5显示多层级抗蚀剂的俯视图。
图6a、6b显示具有堆栈的基板在第一蚀刻阶段后的侧视图。
图7显示具有堆栈的基板在第二蚀刻阶段后的侧视图。
图8显示进一步处理后的侧视图。
具体实施方式
图1显示TFT装置制造工艺的流程图。在此工艺的第一步骤11中提供基板，在该基板上具有半导体膜的平行条带。图2显示具有条带22的此类基板的部分的俯视图。图3显示此类基板20的侧视图，在基板的顶部上具有半导体条带22。与条带22相接触的基板20的表面为使条带彼此电绝缘的材料。为了参考的目的，x、y坐标轴将用于指定平行于基板20的表面的垂直水平方向，而z坐标轴将用于指定垂直于表面的垂直轴。条带22为狭长条带，其中该条带的长度方向在y方向上延伸。
在例示的实施方式中，所有条带22在x方向上具有相同宽度和节距(节距“p”为条带的宽度和至下一条带的距离的总和)。在示范性实施方式中，条带的宽度可处于0.1至2微米的范围内，其中条带之间的间隔在0.05和2微米的范围内，且节距在0.15至4微米的范围内，等于宽度和间隔的总和。所有条带22在基板20上的每一处优选地具有相同宽度和相同节距“p”，且条带22的集合可在整个基板表面上延伸。然而，此并非必需的：并非所有基板表面都会需要用条带覆盖，且节距p、宽度和距离在表面上可变化。尽管图2和图3表明条带22的宽度和连续条带22之间的距离彼此相等，但此并非必需的。优选地，宽度大于距离(例如在节距的50％与90％之间)，只要条带为电分离的即可。在其他实施方式中，宽度可小于距离(例如在节距的10％与50％之间)。尽管基板20显示为单一结构，应了解基板20可包含多个层。
可预制具有条带22的基板。可使用提供具有条带22的此类基板20的任何合适方法。例如，可将铟镓氧化物半导体膜溅射至基板表面上，且随后藉助光刻术来图案化成条带22。但可使用诸如CVD、旋转涂布、打印等其他沉积技术。可使用诸如压印、IJP、间断狭缝模涂布等其他图案化技术。可使用其他半导体材料。
在图1的工艺的第二步骤12中，将层的堆栈沉积在基板和条带上。举例而言，可沉积包含栅极绝缘体层与栅极氧化物层上方的栅极电极层的堆栈。可使用任何合适的沉积工艺和材料。例如，可藉助于PECVD来沉积二氧化硅栅极绝缘体，且可在顶部上溅射钼层作为栅极电极层。堆栈优选地连续覆盖整个基板，尽管此举并非必需的。在此阶段不需要图案化堆栈。
在图1的工艺的第三步骤13中，在堆栈上提供多层级抗蚀剂。已知完成此举的方法本身来自SAIL工艺。可例如通过利用多层级冲压件(stamp)压印抗蚀剂层或藉助于灰阶光刻术来产生不同层级。
图4a、4b显示在具有堆栈的基板20的xz平面和yz平面中的截面，该堆栈由栅极绝缘材料的层30、栅极电极材料的层32和在堆栈的顶部上的多层级抗蚀剂层34所组成。层并非按比例。图5显示俯视图，显示在xy平面中的多层级抗蚀剂层，类似地并非按比例。
多层级抗蚀剂层34具有：第一部分36，其具有第一非零高度层级；以及第二部分38，其具有大于第一高度层级的第二高度层级。第一部分36界定在最终装置中薄膜晶体管的源极触点和漏极触点的位置。第二部分38界定在最终装置中薄膜晶体管的栅极电极的位置和其连接布线。第二部分38的矩形部分在x方向上跨越第一部分36，超出第一部分36至少与条带22的节距p一样大的距离d1、d2。在y方向上，第一部分36在第二部分38的该部分的任一侧上延伸超过第二部分38。
图4a的xz截面穿过第二部分38，第一部分36在y方向上位于第二部分38的前面。为了参考的目的，第一部分36的位置由虚线显示。可见，第一部分36在x方向上(亦即，在垂直于条带的长度方向(y方向)的方向上)在多个条带22上方延伸。在最终装置中，这些条带22将形成薄膜晶体管的信道和源极/漏极触点。为示例起见，第一部分36在图4a中的x方向上在九个条带上方延伸，但在实施时可使用不同数量的条带22，包括至少多个条带，例如大于九个的数量，或八个或至少四个。
如所注意到的，第二部分38界定栅极电极的位置。栅极电极可为矩形的，例如其具有在从源极至漏极的方向上处于0.1至20微米范围内的长度，以及垂直于该方向处于1至100微米范围内的宽度。多层级抗蚀剂层34的第二部分38包含矩形部分，该矩形部分在x方向上在第一部分36的两侧上延伸超过第一部分36。如图4a和图5中所显示，左侧超出距离为d1，而右侧超出距离为d2。超出距离d1、d2至少等于条带22的节距p(当节距p随位置变化时，至少p在第一部分36的边缘与第二部分38的边缘间的位置处)。如将要解释的，此举用来防止最终装置中的薄膜晶体管中的源极-漏极泄漏。尽管优选实施方式显示为其中第二部分38具有垂直于y方向(亦即，条带的长度方向)延伸的矩形栅极部分，但应了解，更一般而言，栅极部分可横向于y方向，亦即，垂直于y方向或与y方向呈另一交叉角度。x方向上(垂直于y方向)的超出距离应至少为节距p。栅极部分亦不必为矩形。
举例而言，图5亦显示如下可能性：第二部分包含两个相互正交的径迹部分：第一分支跨越信道以形成实际栅极，且第二分支与信道平行。先前论述涉及第一分支。若存在第二分支，则相关标准应用于第二分支。当第二分支靠近于半导体时，存在半导体可在第二分支下方延伸的风险，从而产生泄漏路径。为避免此风险，第二部分38的第二分支与第一部分36之间的间隙优选地至少等于条带22的节距p。
本身已知提供多层级抗蚀剂层34的方法。可例如通过沉积抗蚀剂层，且利用界定高度层级模式的模具冲压此层来提供具有高度层级模式的多层级抗蚀剂层34。如另一实例，可使用灰阶光刻术，其中含有具不同光强度的区域的2d照射样式用于界定具不同高度的对应区域。
尽管显示出具有两个不同非零高度层级的高度模式，但应了解可使用更多不同的高度层级，例如用以界定在以下描述中不起作用的结构。在一个实施方式中，当最初图案化多层级抗蚀剂层34时，多层级抗蚀剂层34具有另外的部分，该部分具有低于第一高度层级的另外的非零高度层级。在此实施方式中，第三步骤13可包含在足够长度的时间间隔期间蚀刻多层级抗蚀剂层34，该长度足够在到达图4a、4b中所显示的截面前移除达到另外的高度层级，而未达到第一高度层级和第二高度层级，的抗蚀剂，其中在第一部分36和第二部分38外的栅极电极材料的层32上不存在抗蚀剂。
在图1的工艺的第四步骤14中，在基板20上的不存在抗蚀剂于上方的区域中从基板20蚀刻掉堆栈30、32和条带22，而该区域即在第一部分36和第二部分38外。在此步骤中，多层级抗蚀剂层34保护堆栈30、32和条带免受在抗蚀剂层下面的剩余区域中被蚀刻。在一个实施方式中，使用湿式蚀刻工艺，但可使用任何合适的蚀刻工艺或蚀刻工艺的组合。例如，第四步骤14可分别包含蚀刻堆栈30、32和条带22的子步骤。
图6a、6b例示第四步骤14的结果。可见，条带22、栅极绝缘材料的层30与栅极电极材料的层32仅在基板20的剩余区域上方留下，该区域中存在多层级抗蚀剂层34。
图1的工艺的第五步骤15包含子步骤，其中蚀刻多层级抗蚀剂层34足够长度的持续时间，该长度足够移除达到第一高度层级而未达到第二高度层级的抗蚀剂，从而使得仅在多层级抗蚀剂层34的第二部分38的位置处留下抗蚀剂。随后，进行包含选择蚀刻的子步骤，其中蚀刻剩余堆栈30、32，而非基板20上方的原本被多层级抗蚀剂层34的第一部分36覆盖的区域中的条带22。可通过使用蚀刻剂使得蚀刻为选择性的，该蚀刻剂蚀刻栅极绝缘材料的层30与栅极电极材料的层32，而非条带22的半导体材料。例如可使用干式各向异性蚀刻工艺。
图7示例第五步骤15的结果。可见，条带22的不具有上覆栅极绝缘材料的层30和上覆栅极电极材料的层32的部分被暴露，从而上覆基板20的第一区域，在该第一区域中存在具有多层级抗蚀剂层34的原本第一高度层级的第一部分36。栅极绝缘材料的层30与栅极电极材料的层32仅在基板20的第二区域上方留下，在该第二区域中存在具有多层级抗蚀剂层34的原本第二高度层级的第二部分38。
图1的工艺的第六步骤16包含源极触点和漏极触点的产生。此步骤可包含将导电性增加处理应用于已暴露的半导体材料条带22的子步骤，接着为沉积源极/漏极触点金属和源极/漏极触点金属的图案化的子步骤。铟镓氧化物半导体的导电性增加处理的实例为将氮化硅沉积于已暴露的半导体(亦即，条带22)上。可通过例如PCVD来沉积氮化硅层。导电性增加处理的其他实例为SiNx钝化层的半导体(例如IGZO)的H2掺杂，或经由表面破坏的氩溅射处理引发的掺杂，或
将钙添加至表面以与来自IGZO的氧反应且从该层移除钙。在例如通过至少从条带22的未被堆栈30、32覆盖的部分蚀刻掉氮化硅来再次暴露条带之后，沉积源极/漏极触点金属。可藉助于光刻术、打印等来图案化源极/漏极触点金属。
图8示例在已沉积并图案化源极/漏极触点金属82之后第六步骤16的结果。该图显示在z-y平面中(亦即，在与条带22的长度平行的平面中)的截面。
因此仅可见一个条带22。可见，已形成包含薄膜晶体管的装置，其中平行的条带22(仅所显示一条)形成晶体管信道，具有由来自栅极电极材料的层32的剩余部分的栅极电极形成的栅极，藉栅极绝缘材料的层30的剩余部分与该信道隔离。
装置包含基板20和基板20上的多个狭长的半导体材料条带22，条带22中的每个在y方向上延伸。在栅极区域中的条带上提供栅极电极，该栅极区域在所述多个条带上方于x方向上延伸，或更一般而言，在横向于y方向的一第二方向上延伸。装置包含由条带22形成的晶体管信道，该条带具有沿所述第一方向在栅极区域的相应侧面上延伸的第一部分，所述条带22的第一部分的导电性相比于位于栅极区域下的所述条带22的第二部分具有增强的导电性。这些第一部分与第二部分之间的边界与栅极区域对准。在此情境下，“对准”对应于使用栅极堆栈作为用于增强的掩膜的增强的结果。
栅极区域在所述多个条带22的两侧上于所述第二方向上超出条带相当于至少条带22的节距的距离。在每个超出区下方，可存在另外的条带，或信道的最外条带可具有延伸至超出区中的突出部。装置包含介于条带22与所述栅极区域中的栅极电极间的栅极绝缘区域，该栅极绝缘区域与栅极区域对准(在此情境下，“对准”意味对应于使用相同蚀刻掩膜蚀刻栅极区域和另外的条带的结果)。装置包含沿所述第一方向在栅极区域的相应侧面上的条带的第一部分上的源极触点和漏极触点。
若超出区下方存在另外的条带，则该条带具有与栅极区域对准的边缘(对应于使用相同的蚀刻掩膜蚀刻栅极区域和另外的条带的结果)，且该另外的条带与形成信道的条带隔离。若信道的最外条带具有延伸至超出区中的突出部，则该突出部在x方向上未达到如此远以致于其达到栅极的侧边缘。
在图8的实例中，氮化硅层80用来隔离栅极。此外，在沉积此氮化硅层80前，已通过例如蚀刻来移除多层级抗蚀剂层的剩余部分。
应了解在y方向上此装置的栅极和信道位置完全由多层级抗蚀剂层34界定，亦即，对此位置的界定不需要与另一抗蚀剂层对准。半导体材料的条带22暴露的第一区域与其中形成栅极的第二区域之间的边界，由多层级抗蚀剂层34的第二部分38的位置界定。将导电性增加处理应用于条带22的已暴露的部分，而因此条带22的已处理部分的边界与栅极对准。此已处理部分的末端在y方向上有效地界定信道的边界，因此该边界亦与栅极对准。
此在x方向上不同。在x方向上行进，信道的边界由连续平行的条带22之间的分隔来界定。这些分隔的位置由与多层级抗蚀剂层34的图案化分开的图案化步骤界定，并因此不与多层级抗蚀剂层34自对准。
当然，提供自对准将是简单的事情：若使用连续的半导体层代替条带22，则像图5中所显示的高度层级模式的任何高度层级模式将导致自对准，其中多层级抗蚀剂的高度在其沿x方向下降的处降至零。然而，已发现此种自对准可能导致沿信道的边缘的源极-漏极泄漏。
通过在x方向上避免自对准，搭配使用与半导体材料的条带22和大于条带的节距p的超出距离d1、d2来防止该源极-漏极泄漏。超出区确保条带蚀刻步骤(第四步骤14)切断一个或多个条带22至它们位于超出区下方的程度。此举确保沿源极或漏极区域(在多层级抗蚀剂层34的第一部分36下面的“第一区域”)的边缘延伸的最外条带22不可在x方向上侧向延伸如此远，以致于该最外条带亦置于超出区的末端处的栅极电极边缘下，无论条带22和多层级抗蚀剂层34的对准如何。因此防止泄漏信道。
导电性增加处理(若存在)不会到达条带，该条带位于栅极电极的超出区的侧面边缘的边缘下面。虽然源极/漏极金属不与栅极自对准，但它不可接触位于栅极电极的超出区的侧面边缘下面的条带22，因为此条带已通过第四步骤14切断且由多层级抗蚀剂层34对准。
在一个实施方式中，在第六步骤16中，源极触点和漏极触点的实际产生可在多层级抗蚀剂层34的剩余物的蚀刻的后。源极触点和漏极触点的产生本身可包含例如藉助于PCVD工艺将氮化硅层至少沉积于条带22的已暴露的部分上方的子步骤。此步骤之后可接着位置选择性蚀刻，以在条带22的先前已暴露部分的部分上方再暴露氮化硅层，以及沉积于已再暴露条带22处接触条带22的源极/漏极触点金属。
如本身已知，将氮化硅沉积于铟镓氧化物半导体上方导致导电性增加处理。然而，在其他实施方式中，可使用其他类型的导电性增加处理，例如WO2015010825。若需要，相异的隔离层可沉积于栅极电极上方，且在沉积源极/漏极金属前被图案化。
在图1中所显示的步骤之后可进行另外的步骤以完成装置。例如，可沉积一个或多个保护层。

Claims (7)

1.一种制造包含薄膜晶体管的半导体装置的方法，所述方法包含：
-提供基板，在所述基板上具有相互绝缘的狭长的半导体材料条带，所述条带在第一方向上延伸；
-将层的堆栈沉积于所述基板上的所述条带上方，所述堆栈包含栅极电极层和栅极绝缘层，所述栅极绝缘层介于所述栅极电极层与所述条带之间；
-提供多层级抗蚀剂层，所述多层级抗蚀剂层包含在所述堆栈的顶部上分别具有第一抗蚀剂高度层级和第二抗蚀剂高度层级的第一部分和第二部分，所述第一抗蚀剂高度层级小于所述第二抗蚀剂高度层级，所述第二部分包含在横向于所述第一方向的第二方向上跨越所述第一部分的部分，从而在任一侧上超出所述第一部分至少相当于所述条带的节距的距离；
-使用所述多层级抗蚀剂层作为掩膜，在所述基板未被所述第一部分和所述第二部分覆盖的区域上方蚀刻所述堆栈和所述条带；
-至少从所述第一抗蚀剂高度层级向下蚀刻所述多层级抗蚀剂层，在所述第二部分之下留下被所述多层级抗蚀剂层的抗蚀剂覆盖的所述基板；
-蚀刻所述堆栈以暴露所述条带中所述多层级抗蚀剂层的所述第一部分已被移除的部分，留下所述栅极电极层在所述多层级抗蚀剂层的所述第二部分之下的部分，以用作所述晶体管的栅极电极；
-由所述条带的暴露部分形成所述晶体管的源极触点和漏极触点。
2.如权利要求1所述的方法，其中所述多层级抗蚀剂层通过在所述层的堆栈上方沉积抗蚀剂且使用冲压件压印所述抗蚀剂来提供，所述冲压件界定包含所述第一抗蚀剂高度层级和所述第二抗蚀剂高度层级的高度层级模式。
3.如权利要求1所述的方法，其中所述多层级抗蚀剂层通过在所述层的堆栈上方沉积抗蚀剂且使用灰阶照射模式照射所述抗蚀剂来提供，其中第一强度水平和第二强度水平与所述第一抗蚀剂高度层级和所述第二抗蚀剂高度层级相对应。
4.如权利要求1所述的方法，所述方法包含在所述至少从所述第一抗蚀剂高度层级向下蚀刻所述多层级抗蚀剂层之后，对所述条带施行导电性增加处理。
5.如权利要求4所述的方法，其中所述导电性增加处理包含在所述条带上沉积氮化硅。
6.如权利要求1所述的方法，所述方法包含在所述至少从所述第一抗蚀剂高度层级向下蚀刻所述多层级抗蚀剂层之后，在所述条带未被所述堆栈覆盖的部分上沉积金属，所述金属形成源极触点和漏极触点。
7.如权利要求1所述的方法，其中跨越所述第一部分的所述部分跨越所述条带中的至少两个，从而形成接触所述条带中所有的所述至少两个的源极触点金属区域，且形成接触所述条带中所有的所述至少两个的漏极触点金属区域。
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