CN101079392A - 制造快闪存储器件的方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 239000010410 layer Substances 0.000 claims abstract description 85
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 27
- 239000011229 interlayer Substances 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical class N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910020286 SiOxNy Inorganic materials 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical class O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 238000004380 ashing Methods 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 235000019994 cava Nutrition 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- Manufacturing & Machinery (AREA)
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Abstract
一种制造快闪存储器件的方法，其中在半导体衬底上顺序形成蚀刻防止层、第一和第二层间绝缘层以及第一、第二和第三硬掩模层。蚀刻第三硬掩模层以暴露第二硬掩模层上的部分区域。在整个表面上形成线形的光刻胶图案，使得暴露的光刻胶图案比暴露第二硬掩模层的区域更窄。利用光刻胶图案作为掩模蚀刻第二硬掩模层。利用光刻胶图案作为掩模蚀刻第一硬掩模层，和利用保留的第三和第二硬掩模层作为掩模蚀刻第二和第一层间绝缘层，从而形成方形的漏极接触孔。利用保留的第二和第一硬掩模层作为掩模来蚀刻蚀刻防止层，由此暴露半导体衬底的预定区域和打开漏极接触孔。因此可改善发生在触点之间的桥。
Description
技术领域
本发明一般涉及快闪存储器件，更具体而言，涉及制造快闪存储器件的方法，其中通过使用硬掩模层的线式双掩模法成方形接触孔，从而改善发生在触点之间的桥。
背景技术
在快闪存储器件漏极接触孔的形成方法中，如果利用光刻胶来实施采用具有低波长的ArF作为光源的曝光过程，以形成70nm或更小的微图案，则图案的接触边缘粗糙度降低。从而，当微图案形成时，图案之间的间隔物裕度减少，导致图案之间的桥。
更具体而言，因为布图设计上接触孔之间的间隔宽度小，当漏极接触孔形成时蚀刻的选择性降低。触点之间的区域被连接，因此坍塌，从而在触点之间产生桥。
在形成椭圆形漏极接触孔过程期间，由于曝光过程的特性，如果接触孔的尺寸设置较小以确保接触孔之间的间隔宽度，则增加长轴方向的接触孔尺寸以减少漏极选择线(DSL)和漏极选择线(DSL)之间的桥裕度。它减小接触孔的尺寸，并因而使得难于确保触点之间的桥裕度。
漏极触点之间桥的产生导致整列失效(global column failure)。因此，由一个漏极触点桥导致的产量损失非常高。
发明内容
因此，本发明解决以上问题，并且提供一种制造快闪存储器件的方法，其中通过使用硬掩膜层的线式双掩膜法形成方形接触孔，改善发生在触点之间的桥。
根据一方面，本发明提供一种制造快闪存储器件的方法，包括以下步骤：顺序在半导体衬底上形成蚀刻防止层、第一和第二层间绝缘层以及第一、第二和第三硬掩膜层，蚀刻第三硬掩膜层以暴露第二硬掩膜层上的部分区域，在整个表面形成线形的光刻胶图案，以使暴露的光刻胶图案比暴露第二硬掩膜层的区域更窄，接着利用光刻胶图案作为掩膜来蚀刻第二硬掩膜层，利用光刻胶图案作为掩膜来蚀刻第一硬掩膜层，接着使用保留的第三和第二硬掩膜层作为掩膜来蚀刻第二和第一层间绝缘层，从而形成方形的漏极接触孔，和使用保留的第二和第一硬掩膜层作为掩膜来蚀刻蚀刻防止层，由此曝光半导体衬底的预定区域和打开漏极接触孔。
附图说明
图1A和1B是顺序说明根据本发明实施方案的制造快闪存储器件方法的布置图。
图2A～2F是顺序说明根据本发明实施方案的制造快闪存储器件方法的截面图；和
图3是表示根据本发明的方形漏极触点和现有的圆形漏极触点比较的布置图。
具体实施方式
下文将参考附图来说明根据本发明的具体实施方案。
参考图1A和2A，在半导体衬底100上顺序形成蚀刻防止层102和第一层间绝缘层104，在该半导体衬底中形成有预定结构，如隔离层、栅极、隔离物、自对准接触(SAC)氮化物层等。然后实施化学机械抛光(CMP)。利用氮化物层可形成蚀刻防止层102，和利用高密度等离子体(HPD)氧化物层可形成第一层间绝缘层104。通过光和蚀刻工艺来蚀刻第一层间绝缘层104和蚀刻防止层102，形成源极接触孔(未显示)。
在整个表面上沉积第一多晶硅层，以使源极接触孔的被填充。抛光第一多晶硅层，以使第一层间绝缘层104暴露，从而形成源极接触塞。在整个表面上形成第二层间绝缘层106。利用HDP氧化物层或等离子体增强原硅酸四乙酯(PE-TEOS)可形成第二层间绝缘层106。
在第二层间绝缘层106上顺序形成第一硬掩膜层108、第二硬掩膜层110和第三硬掩膜层112。可形成厚度为200～800的第二硬掩膜层110和可形成厚度为300～1000的第三硬掩膜层112。
在使用氮化硅系列形成第一硬掩膜层108的情况下，使用氧化硅系列形成第二硬掩膜层110，和使用多晶硅系列或氮化硅系列形成第三硬掩膜层112。在使用可灰化(ash able)的硬掩膜系列形成第一硬掩膜层108的情况下，使用SiOxNy形成第二硬掩膜层110，和使用多晶硅系列形成第三硬掩膜层112。
在整个表面上形成光刻胶层。然后实施曝光和显影过程以形成第一光刻胶图案114，使得第三硬掩膜层112的部分上表面被暴露。考虑到漏极选择线(DSL)之间的间隔以及曝光设备的覆盖裕度，可以确定当形成第一光刻胶图案114时使第三硬掩膜层112部分上表面暴露的区域。
利用第一光刻胶图案114作为掩膜来蚀刻第三硬掩膜层112。在第三硬掩膜层112的蚀刻过程期间，第二硬掩膜层110被用作蚀刻防止层。
参考图1B和2B，在第一光刻胶图案114形成的状态下，在整个表面上形成光刻胶层。然后实施曝光和显影过程以形成线式的第二光刻胶图案116，使得第二硬掩膜层110的部分层表面被暴露。
在形成有线型漏极触点的有源区域上形成第二光刻胶图案116。第二光刻胶图案116的长轴长度大于漏极选择线(DSL)之间的间隔。由此，形成有漏极接触孔的部分具有直线型(b)并且可形成方形(c)的漏极接触孔。
利用第二光刻胶图案116作为掩膜来蚀刻第二硬掩膜层110。
参考图2C，利用第二光刻胶图案116作为掩膜来蚀刻第一硬掩膜层108后，除去第二光刻胶图案116。
参考图2D，利用第三和第二硬掩膜层112和110作为掩膜来蚀刻第二和第一层间绝缘层106和104，形成漏极接触孔118。在这种情况下，在第二和第一层间绝缘层106和104蚀刻过程期间，蚀刻在蚀刻防止层102上停止。通过第三硬掩膜层112而暴露第二硬掩膜层110并剥离第三硬掩膜层112。
参考图2E，利用保留的第二硬掩膜层110和保留的第一硬掩膜层108作为掩膜来蚀刻蚀刻预防层102。由此，使半导体衬底110的预定区域暴露以打开漏极接触孔118。在蚀刻防止层102的剥离过程中，第二硬掩膜层110被剥离。
参考图2F，剥离第一硬掩膜层108。
虽然图中没有显示，但是多晶硅层沉积在整个表面上，使得漏极接触孔118的被填充。抛光多晶硅层以形成漏极接触塞。
图3是表示根据本发明的方形漏极触点和现有的圆形漏极触点比较的布置图。图3中显示了触点之间的宽度差异。
根据图3，其中将形成沟道、源极和存储单元晶体管的有源区域“a”平行于场区域“d”重复。以预定距离彼此间隔的众多字线被布置在有源区域“a”上以穿越有源区域“a”和场区域“d”。
漏极选择线DSL被布置在第一字线的外侧并且源选择线(SSL)被布置在最后字线的外侧。方形漏极触点“f”被分别布置在漏极选择线(DSL)之间的有源区域“a”上。
现有的漏极触点“e”是圆形的，并且在触点之间的宽度“g”窄。然而，本发明中的漏极触点“f”是方形的并且触点之间的宽度“h”较现有的漏极触点“e”的宽度“g”更大。由此，当通过填充接触孔形成触点时，发生在触点之间的桥可得到改善。
如上所述，本发明有以下优点。
方形漏极接触孔的形成加宽了触点之间的宽度。因此，可改善发生在触点之间的桥。
此外，防止由桥造成的整列实效，从而提高产量。
另外，可基本防止由于在长轴方向光刻胶图案孔尺寸的增加而导致在漏极触点和漏极选择线DSL之间的桥，当光刻胶图案短轴方向的孔尺寸减少以确保触点之间的宽度时可产生桥。因此可防止由于擦除失败而造成的产量损失。
虽然已经参考不同的实施方案作出了前面的描述，但在不背离本发明的精神和范围下，本领域的技术人员可以作出改变和修改。
Claims (5)
1.一种制造快闪存储器件的方法，所述方法包括步骤：
在半导体衬底上顺序形成蚀刻防止层、第一和第二层间绝缘层以及第一、第二和第三硬掩模层；
蚀刻第三硬掩模层以暴露在第二硬掩模层上的部分区域；
在整个表面上形成线形的光刻胶图案，以使暴露的光刻胶图案比暴露第二硬掩模层的区域更窄，然后利用光刻胶图案作为掩模来蚀刻第二硬掩模层；
利用光刻胶图案作为掩模来蚀刻第一硬掩模层，然后利用保留的第三和第二硬掩模层作为掩模来蚀刻第二和第一层间绝缘层，从而形成方形的漏极接触孔；和
利用保留的第二和第一硬掩模层作为掩模来蚀刻蚀刻防止层，由此使半导体衬底的预定区域暴露和打开漏极接触孔。
2.权利要求1的方法，包括形成厚度为200～800的第二硬掩模层和形成厚度为300～1000的第三硬掩模层。
3.权利要求1的方法，其中在使用氮化硅系列形成第一硬掩模层的情况下，使用氧化硅系列形成第二硬掩模层和使用多晶硅系列或氮化硅系列形成第三硬掩模层。
4.权利要求1的方法，其中在使用可灰化的硬掩模系列形成第一硬掩模层的情况下，使用SiOxNy形成第二硬掩模层和使用多晶硅系列形成第三硬掩模层。
5.权利要求1中的方法，包括根据漏极选择线(DSL)之间的间隔以及曝光设备的覆盖裕度选择暴露第三硬掩模层的部分上表面的区域。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060047689A KR100766236B1 (ko) | 2006-05-26 | 2006-05-26 | 플래시 메모리 소자의 제조방법 |
| KR1020060047689 | 2006-05-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101079392A true CN101079392A (zh) | 2007-11-28 |
| CN100527381C CN100527381C (zh) | 2009-08-12 |
Family
ID=38750061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB200610145282XA Expired - Fee Related CN100527381C (zh) | 2006-05-26 | 2006-11-24 | 制造快闪存储器件的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7381652B2 (zh) |
| JP (1) | JP2007318065A (zh) |
| KR (1) | KR100766236B1 (zh) |
| CN (1) | CN100527381C (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102779782A (zh) * | 2012-08-16 | 2012-11-14 | 上海华力微电子有限公司 | 双大马士革浅冗余金属制备工艺 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE102008049727A1 (de) * | 2008-09-30 | 2010-07-01 | Advanced Micro Devices, Inc., Sunnyvale | Kontaktelemente und Kontaktdurchführungen eines Halbleiterbauelements, die durch eine Hartmaske und Doppelbelichtung hergestellt sind |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5578854A (en) * | 1995-08-11 | 1996-11-26 | International Business Machines Corporation | Vertical load resistor SRAM cell |
| US6031287A (en) * | 1997-06-18 | 2000-02-29 | Micron Technology, Inc. | Contact structure and memory element incorporating the same |
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| US6204187B1 (en) * | 1999-01-06 | 2001-03-20 | Infineon Technologies North America, Corp. | Contact and deep trench patterning |
| TW430983B (en) * | 1999-10-15 | 2001-04-21 | Taiwan Semiconductor Mfg | DRAM with bend-type active region |
| KR100355231B1 (ko) * | 2000-02-15 | 2002-10-11 | 삼성전자 주식회사 | 반도체 메모리 소자 개구부 제조용 포토마스크, 이를 사용한 사진 식각 방법 및 이 방법에 의해 제조된 개구부를 포함하는 반도체 메모리 소자 |
| KR20020016338A (ko) * | 2000-08-25 | 2002-03-04 | 윤종용 | 플래시 메모리 장치 |
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-
2006
- 2006-05-26 KR KR1020060047689A patent/KR100766236B1/ko not_active IP Right Cessation
- 2006-11-17 JP JP2006311116A patent/JP2007318065A/ja not_active Ceased
- 2006-11-24 CN CNB200610145282XA patent/CN100527381C/zh not_active Expired - Fee Related
- 2006-11-28 US US11/605,128 patent/US7381652B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102779782A (zh) * | 2012-08-16 | 2012-11-14 | 上海华力微电子有限公司 | 双大马士革浅冗余金属制备工艺 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7381652B2 (en) | 2008-06-03 |
| JP2007318065A (ja) | 2007-12-06 |
| CN100527381C (zh) | 2009-08-12 |
| KR100766236B1 (ko) | 2007-10-10 |
| US20070275559A1 (en) | 2007-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090812 Termination date: 20131124 |