JP2007318065A - フラッシュメモリ素子の製造方法 - Google Patents

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Abstract

【課題】四角形のドレインコンタクトホールを形成することにより、コンタクトとコンタクトとの間に発生するブリッジの発生を抑制できるフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板にエッチング防止膜１０２、第１及び第２層間絶縁膜１０４，１０６、第１、第２及び第３ハードマスク膜１０８，１１０，１１２を順次形成する。第３ハードマスク膜をエッチングして第２ハードマスク膜の一部領域を露出し、この露出領域よりさらに狭く露出するフォトレジストパターンを形成し、これをマスクとして第２、第１ハードマスク膜をエッチングした後、残留する第３及び第２ハードマスク膜をマスクとして第２、第１層間絶縁膜をエッチングして四角形のホールを形成する。残留する第２及び第１ハードマスク膜をマスクとしてエッチング防止膜をエッチングし、基板を露出させてドレインコンタクトホールを形成する。
【選択図】図３

Description

本発明は、フラッシュメモリ素子の製造方法に係り、特に、ハードマスク膜を用いた線形のデュアルマスク工程によって四角タイプのコンタクトホールを形成することにより、コンタクトとコンタクトとの間に発生するブリッジを改善することが可能なフラッシュメモリ素子の製造方法に関する。
フラッシュメモリ素子のドレインコンタクトホール形成方法において、７０ｎｍ以下の微細パターンを形成するために波長の小さいＡｒＦを光源として用いるフォトレジスト（ＰＲ）を用いて露光工程を行うと、パターンのＣＥＲ(Contact Edge Roughness)が悪くなるため、微細パターン形成工程の際にパターン間のスペーサマージンを減少させてパターン間のブリッジを誘発する。特に、レイアウト上、コンタクトホールとコンタクトホール間のスペース幅が小さいため、ドレインコンタクトホール形成工程の際に、エッチング選択比の低下によりコンタクトとコンタクトとの間がアタックを受けて崩壊してしまい、コンタクトとコンタクトとの間にブリッジを発生させる。
楕円形のドレインコンタクトホール形成工程の際に、露光工程の特性によりコンタクトホール間のスペース幅を確保するためにコンタクトホールのサイズを小さくする場合、長軸方向へのコンタクトホールサイズが増加してドレイン選択線ＤＳＬとドレイン選択線ＤＳＬ間のブリッジマージンを減少させる。これにより、コンタクトホールのサイズを減らしてコンタクトとコンタクト間のブリッジマージンを確保することは難しい。このようなドレインコンタクト間のブリッジ発生は、グローバルカラムフェール(Global Column Fail)を誘発することにより、一つのドレインコンタクトブリッジによって発生する収率の損失は非常に大きい。
そこで本発明は、かかる問題点を解決するためのもので、その目的とするところは、ハードマスク膜を用いた線形のデュアルマスク工程によって四角タイプのコンタクトホールを形成することにより、コンタクトとコンタクトとの間に発生するブリッジを改善することが可能なフラッシュメモリ素子の製造方法を提供することにある。
上記課題を解決するために本発明の代表的なフラッシュメモリ素子の製造方法は、半導体基板の上部にエッチング防止膜、第１及び第２層間絶縁膜、第１、第２及び第３ハードマスク膜を順次形成する段階と、前記第３ハードマスク膜をエッチングして前記第２ハードマスク膜の上部の一部領域を露出させる段階と、前記第２ハードマスク膜が露出した領域よりさらに狭く露出するように全体構造の上部に線形のフォトレジストパターンを形成した後、前記フォトレジストパターンをマスクとして前記第２ハードマスク膜をエッチングする段階と、前記フォトレジストパターンをマスクとして前記第１ハードマスク膜をエッチングした後、残留する前記第３及び第２ハードマスク膜をマスクとして前記第２及び第１層間絶縁膜をエッチングして四角タイプのドレインコンタクトホールを形成する段階と、残留する前記第２及び第１ハードマスク膜をマスクとして前記エッチング防止膜をエッチングすることにより、前記半導体基板の所定の領域を露出させて前記ドレインコンタクトホールをオープンさせる段階とを含む、ことを特徴とする。
上述した本発明の効果は、次の通りである。
１）四角タイプのドレインコンタクトホールを形成してコンタクトとコンタクト間の幅を広めることにより、コンタクトとコンタクトとの間に発生するブリッジを改善することができる。
２）ブリッジによるグローバルカラムフェールを改善して収率を向上させることができる。
３）コンタクトとコンタクト間の幅を確保するためにフォトレジストパターンの短軸方向のホールサイズを減少させる場合に発生する長軸方向のホールサイズ増加によるドレインコンタクトとドレイン選択線ＤＳＬ間のブリッジを根本的に除去することができるため、グローバルカラムフェールよる収率損失を予め防止することができる。
以下に添付図面を参照しながら、本発明の実施例を詳細に説明する。
図１（ａ）及び図１（ｂ）は、本発明の一実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示したレイアウト図である。図２（ａ）〜図４（ｂ）は本発明の一実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示した断面図であって、図２（ａ）は図１（ａ）の線Ａ−Ａを切り取った状態の断面図、図２（ｂ）は図１（ｂ）の線Ｂ−Ｂを切り取った状態の断面図である。
図１（ａ）及び図２（ａ）を参照すると、素子分離膜、ゲート、スペーサ、ＳＡＣ窒化膜などの所定の構造が形成された半導体基板１００の上部にエッチング防止膜１０２、第１層間絶縁膜１０４を形成した後、ＣＭＰ工程を行って平坦化させる。この際、エッチング防止膜１０２は窒化膜で形成し、第１層間絶縁膜１０４はＨＤＰ酸化膜で形成する。フォトリソグラフィー工程で第１層間絶縁膜１０４及びエッチング防止膜１０２をエッチングしてソースコンタクトホール（図示せず）を形成する。
ソースコンタクトホールが埋め込まれるように全体構造の上部に第１ポリシリコン膜を蒸着した後、第１層間絶縁膜１０４が露出するように研磨してソースコンタクトプラグを形成する。全体構造の上部に第２層間絶縁膜１０６を形成する。この際、第２層間絶縁膜１０６はＨＤＰ酸化膜またはＰＥ−ＴＥＯＳで形成する。第２層間絶縁膜１０６の上部に第１ハードマスク膜１０８、第２ハードマスク膜１１０及び第３ハードマスク膜１１２を順次形成する。この際、第２ハードマスク膜１１０は２００Å〜８００Åの厚さに形成し、第３ハードマスク膜１１２は３００Å〜１０００Åの厚さに形成する。ここで、第１ハードマスク膜１０８をシリコン窒化膜系列で形成する場合には、第２ハードマスク膜１１０はシリコン酸化膜系列で形成し、第３ハードマスク膜１１２はポリシリコン系列またはシリコン窒化膜系列で形成し、第１ハードマスク膜１０８をアッシング可能な(ash able)ハードマスク系列で形成する場合には、第２ハードマスク膜１１０はＳｉＯｘＮｙ系列で形成し、第３ハードマスク膜１１２はポリシリコン系列で形成する。
全体構造の上部にフォトレジスト膜を形成した後、露光及び現像工程を行い、第３ハードマスク膜１１２の上部の一部が露出するように第１フォトレジストパターン１１４を形成する。この際、第１フォトレジストパターン１１４形成工程の際に、第３ハードマスク膜１１２の上部の一部が露出する領域は、ドレイン選択線ＤＳＬとドレイン選択線ＤＳＬ間のスペースと露光装備のオーバーレイマージンを考慮して決定する。第１フォトレジストパターン１１４をマスクとして第３ハードマスク膜１１２をエッチングする。第３ハードマスク膜１１２のエッチング工程の際に、第２ハードマスク膜１１０をエッチング防止膜として使用する。
図１（ｂ）及び図２（ｂ）を参照すると、第１フォトレジストパターン１１４が形成された状態で全体構造の上部にフォトレジスト膜を形成した後、露光及び現像工程を行い、第２ハードマスク膜１１０の上部の一部が露出するように線形の第２フォトレジストパターン１１６を形成する。この際、第２フォトレジストパターン１１６は、ドレインコンタクトが形成されるアクティブ領域ａ上に線形に形成される。また、第２フォトレジストパターン１１６の長軸の長さをドレイン選択線ＤＳＬとドレイン選択線ＤＳＬ間のスペース幅より長くしてドレインコンタクトホール形成部分を直線状ｂにすることにより、四角形ｃのドレインコンタクトホールを形成し得るようにする。第２フォトレジストパターン１１６をマスクとして第２ハードマスク膜１１０をエッチングする。
図３（ａ）を参照すると、第２フォトレジストパターン１１６をマスクとして第１ハードマスク膜１０８をエッチングした後、第２フォトレジストパターン１１６を除去する。
図３（ｂ）を参照すると、第３及び第２ハードマスク膜１１２及び１１０をマスクとして第２及び第１層間絶縁膜１０６及び１０４をエッチングしてドレインコンタクトホール１１８を形成する。この際、第２及び第１層間絶縁膜１０６及び１０４のエッチング工程の際にエッチング防止膜１０２の上部でエッチングが止まるようにし、第３ハードマスク膜１１２と、第３ハードマスク膜１１２によって露出した第２ハードマスク膜１１０との領域を除去する。
図４（ａ）を参照すると、残留する第２ハードマスク膜１１０と第１ハードマスク膜１０８をマスクとしてエッチング防止膜１０２をエッチングし、半導体基板１００の所定の領域を露出させてドレインコンタクトホール１１８をオープンさせる。エッチング防止膜１０２の除去工程の際に、残留する第２ハードマスク膜１１０が除去される。
図４（ｂ）を参照すると、第１ハードマスク膜１０８を除去する。
図示してはいないが、ドレインコンタクトホール１１８が埋め込まれるように全体構造の上部にポリシリコン膜を蒸着した後、ポリシリコン膜を研磨してドレインコンタクトプラグを形成する。
図５は本発明に係る四角タイプのドレインコンタクトと既存の円形タイプのドレインコンタクトとを比較して説明するために示したレイアウト図であって、それぞれのコンタクトとコンタクト間の幅の差を示す。
図５を参照すると、メモリセルトランジスタのチャネル、ソース及びドレインが形成されるアクティブ領域ａがそれぞれフィールド領域ｄと平行に反復される。アクティブ領域ａの上部に、アクティブ領域ａ及びフィールド領域ｄと直交して一定の距離で離隔するように形成された複数のワード線ＷＬ１、ＷＬ２、・・・、ＷＬｎを配置する。一本目のワード線ＷＬ１の外側にドレイン選択線ＤＳＬを配置し、ｎ本目のワード線ＷＬｎの外側にソース選択線ＳＳＬを配置する。ドレイン選択線ＤＳＬとドレイン選択線ＤＳＬ間のアクティブ領域ａの上部にそれぞれ四角タイプのドレインコンタクトＤＣＴを配置する。
既存のドレインコンタクトｅは円形タイプであって、コンタクトとコンタクト間の幅ｇが狭いが、これに対し、本発明のドレインコンタクトｆは四角タイプであって、コンタクトとコンタクト間の幅ｈが既存のドレインコンタクトｅの幅ｇに比べて広い。これにより、コンタクトホールを埋め込むことにより、コンタクト形成の際にコンタクトとコンタクトとの間に発生するブリッジを改善することができる。
以上、本発明の技術思想が好適な実施例によって具体的に述べられたが、これら実施例は本発明を説明するためのもので、制限するためのものではないことに留意すべきである。また、本発明の技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内において、様々な実施例が可能であることを理解できるであろう。
本発明の一実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示したレイアウト図である。 本発明の一実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示した断面図である。 本発明の一実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示した断面図である。 本発明の一実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示した断面図である。 本発明に係る四角タイプのドレインコンタクトと既存の円形タイプのドレインコンタクトとを比較して説明するために示したレイアウト図である。
符号の説明
１００ 半導体基板
１０２ エッチング防止膜
１０４ 第１層間絶縁膜
１０６ 第２層間絶縁膜
１０８ 第１ハードマスク膜
１１０ 第２ハードマスク膜
１１２ 第３ハードマスク膜
１１４ 第１フォトレジストパターン
１１６ 第２フォトレジストパターン
１１８ ドレインコンタクトホール

Claims (5)

  1. 半導体基板の上部にエッチング防止膜、第１及び第２層間絶縁膜、第１、第２及び第３ハードマスク膜を順次形成する段階と、
    前記第３ハードマスク膜をエッチングして前記第２ハードマスク膜の上部の一部領域を露出させる段階と、
    前記第２ハードマスク膜が露出した領域よりさらに狭く露出するように全体構造の上部に線形のフォトレジストパターンを形成した後、前記フォトレジストパターンをマスクとして前記第２ハードマスク膜をエッチングする段階と、
    前記フォトレジストパターンをマスクとして前記第１ハードマスク膜をエッチングした後、残留する前記第３及び第２ハードマスク膜をマスクとして前記第２及び第１層間絶縁膜をエッチングして四角タイプのドレインコンタクトホールを形成する段階と、
    残留する前記第２及び第１ハードマスク膜をマスクとして前記エッチング防止膜をエッチングすることにより、前記半導体基板の所定の領域を露出させて前記ドレインコンタクトホールをオープンさせる段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。
  2. 前記第２ハードマスク膜は２００Å〜８００Åの厚さに形成し、前記第３ハードマスク膜は３００Å〜１０００Åの厚さに形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  3. 前記第１ハードマスク膜をシリコン窒化膜系列で形成する場合、前記第２ハードマスク膜はシリコン酸化膜系列で形成し、前記第３ハードマスク膜はポリシリコン系列またはシリコン窒化膜系列で形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  4. 前記第１ハードマスク膜をアッシング可能なハードマスク系列で形成する場合、前記第２ハードマスク膜はＳｉＯｘＮｙ系列で形成し、前記第３ハードマスク膜はポリシリコン系列で形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  5. 前記第２ハードマスク膜の上部の一部が露出する領域は、ドレイン選択線（ＤＳＬ）とドレイン選択線（ＤＳＬ）間のスペースと露光装備のオーバーレイマージンを考慮して決定することを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012504325A (ja) * 2008-09-30 2012-02-16 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ハードマスク及び二重露光により形成される半導体デバイスのコンタクト及びビア

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102779782A (zh) * 2012-08-16 2012-11-14 上海华力微电子有限公司 双大马士革浅冗余金属制备工艺

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208434A (ja) * 1999-01-06 2000-07-28 Infineon Technol North America Corp 半導体素子をパタ―ン化する方法および半導体デバイス
JP2002151604A (ja) * 2000-11-14 2002-05-24 Toshiba Corp 半導体装置及び半導体記憶装置の製造方法
JP2003188252A (ja) * 2001-12-13 2003-07-04 Toshiba Corp 半導体装置及びその製造方法
JP2004095902A (ja) * 2002-08-30 2004-03-25 Sony Corp 半導体装置の製造方法
JP2005033215A (ja) * 2004-08-05 2005-02-03 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2006121036A (ja) * 2004-10-25 2006-05-11 Hynix Semiconductor Inc フラッシュメモリ素子のソースコンタクト形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5578854A (en) * 1995-08-11 1996-11-26 International Business Machines Corporation Vertical load resistor SRAM cell
US6031287A (en) * 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
US6184157B1 (en) * 1998-06-01 2001-02-06 Sharp Laboratories Of America, Inc. Stress-loaded film and method for same
TW430983B (en) * 1999-10-15 2001-04-21 Taiwan Semiconductor Mfg DRAM with bend-type active region
KR100355231B1 (ko) * 2000-02-15 2002-10-11 삼성전자 주식회사 반도체 메모리 소자 개구부 제조용 포토마스크, 이를 사용한 사진 식각 방법 및 이 방법에 의해 제조된 개구부를 포함하는 반도체 메모리 소자
KR20020016338A (ko) * 2000-08-25 2002-03-04 윤종용 플래시 메모리 장치
KR100390917B1 (ko) * 2001-06-29 2003-07-12 주식회사 하이닉스반도체 플레시 메모리소자의 제조방법
JP3768932B2 (ja) * 2002-07-18 2006-04-19 松下電器産業株式会社 電子デバイスの製造方法
KR100493048B1 (ko) * 2003-02-13 2005-06-02 삼성전자주식회사 다층의 하드 마스크를 이용하여 배선 및 연결 콘택 구조를형성하는 방법
DE10327613B4 (de) * 2003-06-18 2007-10-31 Infineon Technologies Ag Verfahren zur Bildung einer Öffnung auf einer alternierenden Phasenmaske
JP2005064075A (ja) * 2003-08-20 2005-03-10 Toshiba Corp 磁気記憶装置及びその製造方法
KR100653702B1 (ko) * 2004-08-26 2006-12-04 삼성전자주식회사 플래시 메모리 소자 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208434A (ja) * 1999-01-06 2000-07-28 Infineon Technol North America Corp 半導体素子をパタ―ン化する方法および半導体デバイス
JP2002151604A (ja) * 2000-11-14 2002-05-24 Toshiba Corp 半導体装置及び半導体記憶装置の製造方法
JP2003188252A (ja) * 2001-12-13 2003-07-04 Toshiba Corp 半導体装置及びその製造方法
JP2004095902A (ja) * 2002-08-30 2004-03-25 Sony Corp 半導体装置の製造方法
JP2005033215A (ja) * 2004-08-05 2005-02-03 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2006121036A (ja) * 2004-10-25 2006-05-11 Hynix Semiconductor Inc フラッシュメモリ素子のソースコンタクト形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012504325A (ja) * 2008-09-30 2012-02-16 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ハードマスク及び二重露光により形成される半導体デバイスのコンタクト及びビア

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Publication number Publication date
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