KR20090066925A - 스페이서를 이용한 반도체소자의 패턴 형성방법 - Google Patents

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Abstract

2n 개의 배열을 이루는 셀 패턴들의 형성 방법에 있어서, 기판 상에 패턴대상막 및 제1 마스크막을 형성하고, 상기 인접하는 셀 패턴들 중에서 하나를 선택하여 형성하되, 최외곽 셀 패턴들은 목표 타겟 패턴보다 상대적으로 큰 선폭으로 형성된 제1 레지스트막 패턴을 이용해 제1 마스크 패턴들을 형성한다. 제1 마스크 패턴 측벽에 스페이서들을 형성한 후, 스페이서들이 형성된 제1 마스크 패턴들에 의해 노드 분리된 제2 마스크 패턴들을 형성하고, 스페이서들을 제거한다. 최외곽 부분의 제1 마스크 패턴을 부분적으로 노출시키는 제2 레지스트막 패턴을 이용해 상기 최외곽 셀 패턴이 형성될 영역을 목표 타겟 패턴으로 패터닝한 후, 제1 마스크 패턴들 및 제2 마스크 패턴들을 식각마스크로 노출된 패턴대상막을 식각하여 짝 수 개의 셀 패턴들을 형성하고, 제1 마스크 패턴들 및 제2 마스크 패턴들을 제거하는 단계를 포함한다.
워드라인, 셀 패턴, 플래시 메모리, 선택트랜지스터, 스페이서

Description

스페이서를 이용한 반도체소자의 패턴 형성방법{Method of fabricating pattern in semicondutor device using spacer}
본 발명은 반도체소자의 형성방법에 관한 것으로, 보다 구체적으로 스페이서를 이용한 반도체소자의 패턴 형성방법에 관한 것이다.
플래시 메모리 소자 등과 같은 메모리 소자의 고집적화에 따라 디자인 룰이 점차 축소되고 있고, 이로 인해 소자의 미세 패턴을 구현하기가 어려워지고 있다.특히, 반도체소자를 제조하는 데 있어서, 포토리소그라피 장비를 이용하여 패턴을 형성하고 있다.
그런데, 반도체소자의 집적도가 증가함에 따라 패턴의 피치(pitch)도 급격하게 증가하고 있는 데 반하여, 포토리소그라피 장비를 이용하여 요구되는 디자인 룰에 적합한 미세 패턴을 형성하기가 어렵다. 즉, 포토리소그라피 장비를 이용하여 분해 가능한 최소 해상력보다 반도체소자에서 요구되는 해상력이 더욱 작아지고 있어, 그 한계를 나타내고 있다.
이에 따라, 미세한 피치의 패턴을 형성하기 위하여 스페이서를 이용한 패턴 형성방법이 제안되고 있다. 스페이서를 이용한 패턴 형성방법은, 싱글 노광으로 분 해하지 못하는 미세 피치를 갖는 패턴들을 더블 피치 형태로, 즉, 인접한 두 개의 라인 중에서 하나만 먼저 형성한 후, 그 형성된 패턴에 스페이서를 형성하고, 그 위에 다른 임의의 희생막을 증착하여 평탄화 시킨 후, 증착한 스페이서를 제거하여 남아 있는 패턴을 식각마스크로 하부의 패턴대상막을 패터닝하는 방법으로 이루어진다.
이 방법은, 통상적으로 스페이서의 두께를 충분히 얇게 형성할 수 있으며, 그 두께의 제어도 용이하므로, 이와 같은 스페이서를 이용하여 미세한 피치의 패턴을 형성할 수 있다.
그러나, 이러한 패턴 형성방법은 홀 수 개의 미세 패턴이 만들어지는 데 주로 메모리에서 요구되는 게이트 패턴의 개수 예컨대, 플래시 메모리 소자의 경우 32 개의 셀 또는 34개의 짝수개의 셀을 필요로 하므로, 최종 원하는 갯 수의 셀 패턴을 형성할 수 없는 문제점이 있다.
본 발명에 따른 스페이서를 이용한 반도체소자의 패턴 형성방법은, 2n 개의 배열을 이루는 셀 패턴들의 형성 방법에 있어서, 기판 상에 패턴대상막 및 제1 마스크막을 형성하는 단계; 상기 인접하는 셀 패턴들 중에서 하나를 선택하여 형성하되, 최외곽 셀 패턴들은 목표 타겟 패턴보다 상대적으로 큰 선폭으로 형성된 제1 레지스트막 패턴을 이용해 제1 마스크 패턴들을 형성하는 단계; 상기 제1 마스크 패턴 측벽에 스페이서들을 형성하는 단계; 상기 스페이서들이 형성된 제1 마스크 패턴들에 의해 노드 분리된 제2 마스크 패턴들을 형성하는 단계; 상기 스페이서들을 제거하는 단계; 상기 최외곽 부분의 제1 마스크 패턴을 부분적으로 노출시키는 제2 레지스트막 패턴을 이용해 상기 최외곽 셀 패턴이 형성될 영역을 목표 타겟 패턴으로 패터닝하는 단계; 상기 제1 마스크 패턴들 및 제2 마스크 패턴들을 식각마스크로 노출된 패턴대상막을 식각하여 짝 수 개의 셀 패턴들을 형성하는 단계; 및 상기 제1 마스크 패턴들 및 제2 마스크 패턴들을 제거하는 단계를 포함한다.
본 발명의 실시예에 따른 스페이서를 이용한 반도체소자의 패턴 형성방법은,
2n 개의 배열을 이루는 워드라인과 워드라인 양 측에 선택트랜지스터를 형성하는 방법에 있어서, 기판 상에 패턴대상막 및 제1 마스크막을 형성하는 단계; 상기 선택트랜지스터의 타겟 패턴보다 상대적으로 큰 선폭을 가지면서, 상기 인접하는 워드라인들 중에서 하나를 선택하여 형성된 제1 레지스트막 패턴을 이용해 제1 마스크 패턴들을 형성하는 단계; 상기 제1 마스크 패턴 측벽에 스페이서들을 형성 하는 단계; 상기 스페이서들이 형성된 제1 마스크 패턴에 의해 노드 분리된 제2 마스크 패턴들을 형성하는 단계; 상기 스페이서들을 제거하는 단계; 상기 최외곽 부분의 제1 마스크 패턴을 부분적으로 노출시키는 제2 레지스트막 패턴을 이용해 상기 선택트랜지스터가 형성될 영역을 원하는 타겟 패턴으로 패터닝하는 단계; 상기 제1 마스크 패턴들 및 제2 마스크 패턴들을 식각마스크로 노출된 패턴대상막을 식각하여 2n 개의 배열을 이루는 워드라인과 워드라인 양 측에 선택트랜지스터를 형성하는 단계; 및 상기 제1 마스크 패턴들 및 제2 마스크 패턴들을 제거하는 단계를 포함한다.
상기 제1 마스크 패턴들 중에서 최외곽 제1 마스크 패턴의 선폭은 상기 최외곽 제1 마스크 패턴 측벽에 증착되는 스페이서 위치와 인접하는 제1 마스크 패턴 측벽에 형성되는 스페이서 위치를 고려하여 설정하는 것이 바람직하다.
상기 스페이서를 형성하는 단계는, 상기 제1 마스크 패턴들이 형성된 기판 상에 스페이서막을 형성하는 단계; 및 상기 스페이서막을 이방성식각하여 상기 제1 마스크 패턴들 사이의 패턴대상막을 노출시키면서 제1 마스크 패턴들 측벽에 스페이서를 형성하는 단계로 이루어지는 것이 바람직하다.
상기 제2 마스크 패턴들을 형성하는 단계는, 상기 스페이서가 형성된 기판 상에 제2 마스크막을 형성하는 단계; 상기 제2 마스크막을 평탄화하여 상기 제1 마스크 패턴들 상부 표면을 노출시키는 단계로 이루어지는 것이 바람직하다.
(실시예)
도 1을 참조하면, 반도체기판(100) 상에 패턴을 형성하고자 하는 패턴대상막(110)을 형성하고, 패턴대상막(110) 상에 배리어막(120) 및 제1 마스크막(130)을 형성한다. 패턴대상막(110)은 절연막으로 형성할 수 있고, 도전막으로 형성할 수도 있다. 배리어막(120)은 패턴대상막(110)의 형성물질에 따라, 패턴대상막(110)과 식각선택비를 갖는 물질막으로 형성한다. 제1 마스크막(130)은 패턴대상막(110) 및 배리어막(120)과 식각선택비를 갖는 물질막으로 형성한다.
여기서, 반도체기판(100)은 후속 패터닝을 통해 2n 개의 배열을 이루는 워드라인들과 워드라인들 양 측에 SSL(Source Selective Line) 및 DSL(Drain Selective Line)이 배치된 블록(block)이 다수 개 배열될 수 있다.
제1 마스크막(130) 상에 제1 마스크막(130)을 선택적으로 노출시키는 제1 레지스트막 패턴(140)을 형성한다. 이때, 제1 레지스트막 패턴(140) 형성 시 최종 타겟 패턴들 중에서 인접하는 두 개의 워드라인 중에서 하나를 선택하여 형성하고, SSL 및 DSL을 동시에 형성하되, SSL의 크기는 SSL의 타겟 패턴의 선폭보다 상대적으로 큰 선폭을 가지게 형성한다.
한편, 최종 타겟 패턴(target pattern)의 레이아웃(layout)(200)은 도 10에 제시된 바와 같이, 다 수 개의 워드라인(WL;Word Line) 예컨대, WL0(20), WL1(30), WL2(40), WL3(50).....WL31(도시되지 않음)로 이루어진 32개의 워드라인이 배치되고, 워드라인의 최외곽 WL0(20) 측에 SSL(10)이 배치된다.
최종 타겟 패턴의 레이아웃(200)을 참고하여 제1 레지스트막 패턴(140)의 레이아웃(layout)은 도 11에 도시된 바와 같이, 인접하는 두 개의 워드라인 중에서 하나 예컨대, 홀 수 번호 워드라인 WL1(30a), WL3(50a)...WL31(도시되지 않음)을 선택하여 형성하고, SSL(10a)의 선폭을 상대적으로 크게 형성하되, SSl(10)의 위치가 WL0(20)에 형성되는 스페이서 위치에 타겟팅(Tatgeting)되도록 형성한다.
보다 구체적으로, 도 12에 도시된 바와 같이, A는 최종 WL0(20) 타겟 패턴과 인접하는 최종 SSL(10) 타겟 패턴의 위치를 나타내며, B는 최종 WL0(20) 타겟 패턴의 위치를 나타낸다. d1은 짝수 개의 미세 패턴을 형성하기 위해, 최종 SSL(10)의 위치에서 최종 WL0(20)에 형성되는 위치에 타겟팅되도록 상대적으로 크게 형성되는 SSL(10a)의 간격을 나타내고, d2는 SSL(10a) 측벽에 형성되는 스페이서 선폭을 나타낸다. d3는 최종 타겟 패턴의 WL0(20)의 선폭을 나타내며, d4는 WL0(20) 과 WL1(30) 패턴 사이의 간격을 나타낸다.
즉, 최종 원하는 타겟 패턴을 구현하기 위하여 제1 레지스트막 패턴(140)에서 SSL(10a)에 의하여 증착되는 스페이서 위치와, 최종 타겟 패턴의 WL1(30) 측벽에 형성되는 스페이서 위치를 고려하여 SSL의 크기를 결정하는 것이 바람직하다.
도 2를 참조하면, 제1 레지스트막 패턴(도 1의 140)들을 식각마스크로 제1 마스크막을 선택적으로 식각하여 제1 마스크 패턴(131)들을 형성한다. 여기서, 제1 마스크 패턴(131)들은 상대적으로 큰 선폭을 가지는 SSL과 홀 수 개의 번호를 가진 워드라인 예컨대, WL1, WL3.. WL31을 형성하기 위한 식각마스크 역할을 한다. 이때, WL31 번호를 가진 워드라인 측에 DSL(Drain Selective Line)을 형성하기 위한 식각마스크 역할을 하는 제1 마스크 패턴들이 형성될 수 있다.
제1 마스크 패턴(131)들은 건식 식각 예를 들어, 반응성 이온 식각공정을 이용하여 형성할 수 있다.
도 3을 참조하면, 제1 레지스트막 패턴을 제거한 후, 제1 마스크 패턴(131) 측벽에 희생스페이서(150)를 형성한다. 구체적으로, 제1 마스크 패턴(150)들이 형성된 반도체기판(100) 상에 희생막을 형성한 후, 이방성 식각하여 제1 마스크 패턴(131) 측벽에 희생스페이서(150)를 형성하면서, 제1 마스크 패턴(131) 사이의 배리어막(120)을 선택적으로 노출시킨다. 이방성 식각은 에치백 방법을 이용하여 수행할 수 있지만, 이에 한정되는 것은 아니다.
도 4를 참조하면, 희생스페이서(130)가 형성된 반도체기판(100) 상에 제2 마스크막(160)을 형성한다. 제2 마스크막(160)은 제1 마스크막과 동일한 물질막으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
도 5를 참조하면, 평탄화공정을 수행하여 제1 마스크 패턴(131) 상부 표면을 노출시켜, 희생스페이서(150)가 형성된 제1 마스크 패턴(131) 사이에 제2 마스크 패턴(161)이 형성된다. 이로 인해, 제1 마스크 패턴(131) 사이의 공간에 동일한 높이의 제2 마스크 패턴(161)들이 형성된다.
여기서, 제2 마스크 패턴(161)들은 후속 짝수 번호를 가진 워드라인들 예컨대, WL0, WL2,....WL31을 형성하기 위한 식각마스크 역할을 한다.
도 6을 참조하면, 제1 마스크 패턴(131)들 및 제2 마스크 패턴(161)들 사이의 희생스페이서들을 제거한다. 희생스페이서의 제거는 습식식각공정으로 수행할 수 있다.
도 7을 참조하면, 제1 마스크 패턴(131)들 및 제2 마스크 패턴(161)들 상에 최외곽 제1 마스크 패턴을 선택적으로 노출시키는 제2 레지스트 패턴(170)을 형성한다. 제2 레지스트 패턴(170)은 제1 마스크 패턴(131)들 및 제2 마스크 패턴(161)들을 보호하면서, SSL을 형성하기 위한 최외곽 제1 마스크 패턴(131)을 최종 타겟 패턴으로 패터닝하기 위한 역할을 한다. 이때, 제2 레지스트 패턴(170)은 최외곽 제1 마스크 패턴(131)을 최종 원하는 SSL의 선폭으로 형성하기 위해 최종 형성되는 SSL 위치 예컨대, 도 12에 제시된 A에 위치하도록 형성하는 것이 바람직하다.
도 8을 참조하면, 제2 레지스트 패턴(도 7의 170)에 의해 노출된 최외곽 제1 마스크 패턴을 최종 원하는 SSL의 크기로 식각한다. 그러면, 제1 마스크 패턴(131a)들 및 제2 마스크 패턴(161)들로 이루어진 짝수 개의 미세 패턴들이 형성된다. 예컨대, 제1 마스크 패턴(131a)들 및 제2 마스크 패턴(161)들은 짝수 개의 워드라인(WL;Word Line) 예컨대, WL0, WL1, WL2, WL3.....WL31로 이루어진 32개의 워드라인과 최종 타겟 크기를 갖는 SSL 및 DSL을 형성하기 위한 식각마스크 역할을 한다.
제1 마스크 패턴(131a)들 및 2 마스크 패턴(161)들에 의해 노출된 배리어막을 선택적으로 식각하여 짝수 개의 배리어막 패턴(121)들을 형성한 후, 제2 레지스트막 패턴을 제거한다.
도 9를 참조하면, 배리어막 패턴들에 의해 노출된 패턴대상막을 선택적으로 식각한 후, 제1 마스크 패턴들, 제 마스크 패턴들 및 배리어막 패턴들을 제거하여 짝수 개의 미세 패턴(111)들을 형성한다. 미세 패턴(111)들은, WL0, WL1, WL2, WL3.....WL31로 이루어진 32개의 워드라인과 워드라인의 양측에 SSL 및 DSL로 이루어지는 메모리 셀을 나타낸다.
이와 같이, 본 발명에 따르면, 추가적인 칩 사이즈(chip size) 증가 없이 짝 수 개의 셀 패턴을 구현할 수 있다.
이상 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 내지 도 12는 본 발명에 따른 스페이서를 이용한 반도체소자의 패턴 형성방법을 설명하기 위해 나타내 보인 도면들이다.

Claims (7)

  1. 2n 개의 배열을 이루는 셀 패턴들의 형성 방법에 있어서,
    기판 상에 패턴대상막 및 제1 마스크막을 형성하는 단계;
    상기 인접하는 셀 패턴들 중에서 하나를 선택하여 형성하되, 최외곽 셀 패턴들은 목표 타겟 패턴보다 상대적으로 큰 선폭으로 형성된 제1 레지스트막 패턴을 이용해 제1 마스크 패턴들을 형성하는 단계;
    상기 제1 마스크 패턴 측벽에 스페이서들을 형성하는 단계;
    상기 스페이서들이 형성된 제1 마스크 패턴들에 의해 노드 분리된 제2 마스크 패턴들을 형성하는 단계;
    상기 스페이서들을 제거하는 단계;
    상기 최외곽 부분의 제1 마스크 패턴을 부분적으로 노출시키는 제2 레지스트막 패턴을 이용해 상기 최외곽 셀 패턴이 형성될 영역을 목표 타겟 패턴으로 패터닝하는 단계;
    상기 제1 마스크 패턴들 및 제2 마스크 패턴들을 식각마스크로 노출된 패턴대상막을 식각하여 짝 수 개의 셀 패턴들을 형성하는 단계; 및
    상기 제1 마스크 패턴들 및 제2 마스크 패턴들을 제거하는 단계를 포함하는 반도체소자의 패턴 형성방법.
  2. 제1항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 제1 마스크 패턴들이 형성된 기판 상에 스페이서막을 형성하는 단계; 및
    상기 스페이서막을 이방성식각하여 상기 제1 마스크 패턴들 사이의 패턴대상막을 노출시키면서 제1 마스크 패턴들 측벽에 스페이서를 형성하는 단계로 이루어지는 반도체소자의 패턴 형성방법.
  3. 제1항에 있어서,
    상기 제2 마스크 패턴들을 형성하는 단계는,
    상기 스페이서가 형성된 기판 상에 제2 마스크막을 형성하는 단계;
    상기 제2 마스크막을 평탄화하여 상기 제1 마스크 패턴들 상부 표면을 노출시키는 단계로 이루어지는 반도체소자의 패턴 형성방법.
  4. 2n 개의 배열을 이루는 워드라인과 워드라인 양 측에 선택트랜지스터를 형성하는 방법에 있어서,
    기판 상에 패턴대상막 및 제1 마스크막을 형성하는 단계;
    상기 선택트랜지스터의 타겟 패턴보다 상대적으로 큰 선폭을 가지면서, 상기 인접하는 워드라인들 중에서 하나를 선택하여 형성된 제1 레지스트막 패턴을 이용 해 제1 마스크 패턴들을 형성하는 단계;
    상기 제1 마스크 패턴 측벽에 스페이서들을 형성하는 단계;
    상기 스페이서들이 형성된 제1 마스크 패턴에 의해 노드 분리된 제2 마스크 패턴들을 형성하는 단계;
    상기 스페이서들을 제거하는 단계;
    상기 최외곽 부분의 제1 마스크 패턴을 부분적으로 노출시키는 제2 레지스트막 패턴을 이용해 상기 선택트랜지스터가 형성될 영역을 원하는 타겟 패턴으로 패터닝하는 단계;
    상기 제1 마스크 패턴들 및 제2 마스크 패턴들을 식각마스크로 노출된 패턴대상막을 식각하여 2n 개의 배열을 이루는 워드라인과 워드라인 양 측에 선택트랜지스터를 형성하는 단계; 및
    상기 제1 마스크 패턴들 및 제2 마스크 패턴들을 제거하는 단계를 포함하는 반도체소자의 패턴 형성방법.
  5. 제4항에 있어서,
    상기 제1 마스크 패턴들 중에서 최외곽 제1 마스크 패턴의 선폭은 상기 최외곽 제1 마스크 패턴 측벽에 증착되는 스페이서 위치와 인접하는 제1 마스크 패턴 측벽에 형성되는 스페이서 위치를 고려하여 설정하는 반도체소자의 패턴 형성방법.
  6. 제4항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 제1 마스크 패턴들이 형성된 기판 상에 스페이서막을 형성하는 단계; 및
    상기 스페이서막을 이방성식각하여 상기 제1 마스크 패턴들 사이의 패턴대상막을 노출시키면서 제1 마스크 패턴들 측벽에 스페이서를 형성하는 단계로 이루어지는 반도체소자의 패턴 형성방법.
  7. 제4항에 있어서,
    상기 제2 마스크 패턴들을 형성하는 단계는,
    상기 스페이서가 형성된 기판 상에 제2 마스크막을 형성하는 단계;
    상기 제2 마스크막을 평탄화하여 상기 제1 마스크 패턴들 상부 표면을 노출시키는 단계로 이루어지는 반도체소자의 패턴 형성방법.
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