JP2009170661A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】リソグラフィの回数を削減して積層された複数の層の端部を階段状に加工することが可能な半導体装置の製造方法を提供する。
【解決手段】複数の導電膜と複数の絶縁膜が交互に積層された多層配線層MWLを形成し、多層配線層上に複数の有機膜と複数の絶縁膜が交互に積層された多層マスク膜MLMを形成し、多層マスク膜を用いて多層配線層のうち最上層の絶縁膜8とその下層の導電膜7を除去し、多層マスク膜の有機膜11、9を、その膜厚と直交方向にスリミングし、スリミングされた有機膜及びエッチングされた最上層の導電膜をマスクとして多層配線層の複数の絶縁膜8,6をエッチングする。
【選択図】 図6
【解決手段】複数の導電膜と複数の絶縁膜が交互に積層された多層配線層MWLを形成し、多層配線層上に複数の有機膜と複数の絶縁膜が交互に積層された多層マスク膜MLMを形成し、多層マスク膜を用いて多層配線層のうち最上層の絶縁膜8とその下層の導電膜7を除去し、多層マスク膜の有機膜11、9を、その膜厚と直交方向にスリミングし、スリミングされた有機膜及びエッチングされた最上層の導電膜をマスクとして多層配線層の複数の絶縁膜8,6をエッチングする。
【選択図】 図6
Description
本発明は、不揮発性半導体記憶装置、例えば電荷蓄積層とゲート電極とを積層した不揮発性メモリセルを用いた半導体装置の製造方法に関する。
近時、不揮発性半導体メモリ、例えばNAND型フラッシュメモリが、様々な電子機器の記憶装置として用いられている。このNAND型フラッシュメモリは、大記憶容量化及び高集積化のため、メモリセルの微細化が進んでいる。しかし、製造装置に依存する加工寸法やメモリセルの物理的寸法には限界がある。
そこで、メモリセルが半導体基板表面に対して垂直方向に積層された3次元構造を有するNAND型フラッシュメモリが提案されている(例えば、特許文献1参照)。
このNAND型フラッシュメモリは、ワード線としての複数のポリシリコン層が複数の絶縁膜を介して積層され、これらポリシリコン層及び絶縁膜に貫通して複数の開口部が形成される。これら開口部の内壁部に複合絶縁膜が形成され、開口部内にチャネル領域としての導電膜が形成される。複数のポリシリコン層に対応する複合絶縁膜によりメモリセルの電荷蓄積層が形成され、これらメモリセルがチャネル領域を構成する導電膜により直列接続されてNANDユニットが構成される。NANDユニットの最下部に位置するセルのソース領域はソース線に接続され、最上部に位置するセルのドレイン領域はビット線に接続されている。
ところで、各ポリシリコン層は、ワード線の電位を供給するためのコンタクトを有している。これらコンタクトを形成するため、複数のポリシリコン層の端部は階段状に加工されている。すなわち、最下部に位置するポリシリコン層の長さが最も長く、最上部に位置するポリシリコン層が最も短く設定され、これらの相互間に位置するポリシリコン層の長さが、最下部から最上部のポリシリコン層に従って次第に短く設定されている。
従来、複数のポリシリコン層を含む多層配線層を階段状に加工する場合、例えば各ポリシリコン層の長さと対応した所定のパターンのレジスト膜を形成し、このレジスト膜をマスクとして各ポリシリコン層をパターニングする工程を繰り返すことが一般的に考えられる。しかしながら、リソグラフィの回数が増加し、製造効率が悪いという問題を有している。また、複数のリソグラフィ工程間で位置合わせずれが生じ、階段状のポリシリコン層を精度良く形成することが難しいという問題点もある。
特開2007−266143号公報
本発明は、リソグラフィの回数を削減して積層された複数の層の端部を精度良く階段状に加工することが可能な半導体装置の製造方法を提供しようとするものである。
本発明の半導体装置の製造方法の第1の態様は、複数の導電膜と複数の絶縁膜が交互に積層された多層配線層を形成し、前記多層配線層上に複数の有機膜と複数の絶縁膜が交互に積層された多層マスク膜を形成し、前記多層マスク膜をマスクとして前記多層配線層の複数の前記導電膜と複数の前記絶縁膜のうち最上層の絶縁膜とその下層の導電膜をエッチングし、前記最上層の絶縁膜とその下層の導電膜をエッチングした後、前記多層マスク膜の前記有機膜を、その膜厚と直交方向にスリミングし、スリミングされた前記有機膜及びエッチングされた前記導電膜をマスクとして前記多層配線層の複数の前記絶縁膜をエッチングすることを特徴とする。
本発明の半導体装置の製造方法の第2の態様は、第1の絶縁膜上に第1の導電膜、第2の絶縁膜、第2の導電膜、第3の絶縁膜を順次形成し、前記第3の絶縁膜上に第1の有機膜、第4の絶縁膜、第2の有機膜、及び第5の絶縁膜を順次形成し、前記第5の絶縁膜上に形成されたレジストパターンをマスクとして前記第5の絶縁膜及び前記第2の有機膜、第4の絶縁膜、及び第1の有機膜を選択的に除去し、少なくとも選択的に除去された前記第2の有機膜をマスクとして第3の絶縁膜を選択的に除去し、少なくとも選択的に除去された前記第2の有機膜及び前記第4の絶縁膜のいずれか一方をマスクとして、前記第2の導電膜を選択的に除去し、前記第2の導電膜を選択的に除去した後、前記第1の有機膜をその膜厚と直交方向にスリミングし、スリミングされた前記第1の有機膜、及び前記第2の導電膜をマスクとして前記第3の絶縁膜、及び前記第2の絶縁膜を選択的に除去することを特徴とする。
本発明によれば、リソグラフィの回数を削減して積層された複数の層の端部を精度良く階段状に加工することが可能な半導体装置の製造方法を提供できる。
以下、本発明の実施の形態について、図面を参照して説明する。
図1は、本実施形態が適用される3次元構造の不揮発性半導体記憶装置、例えばNAND型フラッシュメモリの概略構成図を示している。NAND型フラッシュメモリは、メモリセルアレイ(MCA)、ワード線駆動回路(WLDR)、ドレイン側選択ゲート駆動回路(SGDDR)、ソース側選択ゲート駆動回路(SGSDR)等を有している。
メモリセルアレイ(MCA)において、複数のワード線WLは、複数の半導体層としてのポリシリコン層が積層されて形成されている。各層のワード線は互いに絶縁され、ロウ及びカラム方向に2次元的に広がった板状の平面構造を有している。最下層のワード線の下方には、平面状のソース側選択ゲートSGSが形成され、最上層のワード線の上方には、各ロウに対応して複数のドレイン側選択ゲートSGDが形成されている。ソース側選択ゲートSGSの下方には、平面状のソース線SLが形成され、複数のドレイン側選択ゲートSGDの上方には、ドレイン側選択ゲートSGDと直交する各カラムにビット線BLが形成されている。
図2は、図1の要部をワード線に沿って模式的に示す断面図である。図2に示すように、複数のドレイン側選択ゲートSGDと、複数のワード線WLと、ソース側選択ゲートSGSを貫通して各ロウ及びカラムに複数のメモリホールMHが形成されている。各メモリホールMHの内壁面には絶縁膜IFが形成されている。この絶縁膜IFにより、シリコン窒化膜からなる電荷蓄積層を備えるMONOS(Metal Oxide Nitride Oxide Semiconductor)型メモリセルが構成されている。さらに、各メモリホールMH内にはソース線SLとビット線BLを接続することが可能な導電膜CFが形成されている。各メモリホールMHにおいて、各ワード線WLに対応する位置にメモリセルMCが形成され、導電膜CFはチャネルを構成する。
また、各メモリホールMHのソース側選択ゲートSGSに対応する位置にソース側選択トランジスタが形成され、ドレイン側選択ゲートSGDに対応する位置にドレイン側選択トランジスタが形成される。このため、メモリホールMH内に、直列接続された複数のメモリセルMC(メモリストリングと称す)と、これらメモリセルMCをソース線SLに接続するソース側選択トランジスタと、これらメモリセルMCをビット線BLに接続するドレイン側選択トランジスタが形成される。
また、前記複数のワード線WLのロウ方向の長さは、最下部のワード線が最も長く、最上部のワード線の長さが最も短く設定され、最下部から最上部に向かって、順次長さが短く設定されている。このため、複数のワード線WLは、ロウ方向の端部が階段状に設定されている。各ワード線のロウ方向端部にワード線コンタクトWLCTが接続されている。これらワード線コンタクトWLCTを介して各ワード線WLにワード線駆動回路WLDRより所定の電圧が印加される。尚、図2においては、同一ロウ内にはない複数のワード線コンタクトWLCT等を説明の便宜上図中に併せて示している。
図3は、図1、図2に示すメモリアレイMCAの等価回路図を示している。メモリセルアレイMCAは、m×n×o個(m、n、oは自然数)のメモリセルMCを有している。図3は、m=3、n=3、o=4の例を示している。
各メモリストリングス間で、同一のロウ又はカラムに位置するメモリセルMCの制御ゲートは、同一のワード線WLに共通接続されている。
尚、ソース側選択トランジスタを駆動するソース側選択ゲートSGSは、動作上、常に各メモリストリングで共通電位とすることが可能である。よって、本実施形態においては、ソース側選択ゲートSGSには、板状の構造を採用している。
また、各メモリストリングにおいて、メモリホールMHの形状は、円柱状であっても、角柱状であってもよい。
さらに、前述したように、本実施形態のメモリセルMCは、MONOS型メモリセルである。このメモリセルMCは、電荷蓄積層を含む絶縁膜IF全体が絶縁体であるため、フローティングゲート型メモリセルのように、セル毎にフローティングゲート電極を分離するというプロセスが必要ない。すなわち、絶縁膜IFは、メモリホールMHの側面全体に形成すればよく、パターニングの必要がないために、容易に縦型メモリセルを縦積みした構造を実現することができる。
(第1の実施形態)
第1の実施形態は、複数の導電層により構成された階段状のワード線を形成する工程において、有機膜と絶縁膜を積層したマスクを用いることにより、従来のレジストマスクを用いたプロセスの課題を改善し、積層デバイスの電極を容易に加工可能とする。
第1の実施形態は、複数の導電層により構成された階段状のワード線を形成する工程において、有機膜と絶縁膜を積層したマスクを用いることにより、従来のレジストマスクを用いたプロセスの課題を改善し、積層デバイスの電極を容易に加工可能とする。
以下、図4乃至図8を用いて、第1の実施形態の製造方法について説明する。
尚、説明の便宜上、図面中の各層の膜厚、深さは必ずしも実際のサイズに比例していない。
図4(a)に示すように、先ず、例えばp型の半導体基板1上にシリコン酸化膜(SiO2)2、ポリシリコン層(poly−Si)3、シリコン酸化膜4、ポリシリコン層5、シリコン酸化膜6、ポリシリコン層7、シリコン酸化膜8を順次積層し、多層配線層MWLを形成する。ポリシリコン層3,5,7は、ワード線を構成する。
この後、シリコン酸化膜8上に、多層マスク膜MLMとなる有機膜と絶縁膜が複数層形成される。有機膜としては、例えば塗布系の炭素を含むSOC(Spun On Carbon)膜が適用され、絶縁膜として例えばSOG(Spin On Glass)膜が適用される。図4(a)に示す構成の場合、シリコン酸化膜8の上にSOC膜9、SOG膜10、SOC膜11、SOG膜12、SOC膜13、SOG膜14が順次形成される。
第1の実施形態は、説明を簡略化するため、ワード線が3層であり、SOC膜、SOG膜をそれぞれ3層形成した場合を示している。しかし、ワード線を4層以上とし、SOC膜、SOG膜をそれぞれ4層以上とすることも可能である。
次に、SOG膜14の上にレジストパターン15が形成される。すなわち、SOG膜14の上にレジスト膜が塗布され、このレジスト膜がリソグラフィによりパターニングされてレジストパターン15が形成される。
次に、図4(b)に示すように、レジストパターン15をマスクとし、シリコン酸化膜8をエッチングストッパーとして、SOG膜14、SOC膜13、SOG膜12、SOC膜11、SOG膜10、SOC膜9が順次エッチングされる。このとき、レジストパターン15が残らないように十分にオーバーエッチングする。
この後、図5(a)に示すように、多層マスク膜の少なくともSOC膜13をマスクとし、ポリシリコン層7をストッパーとして、例えばRIEにより、シリコン酸化膜8を選択的に除去する。このとき、SOG膜14が残らないように十分にオーバーエッチングする。
次に、図5(b)に示すように、多層マスク膜のSOC膜13をマスクとし、シリコン酸化膜6をストッパーとして、例えばRIEにより、ポリシリコン層7を選択的に除去する。
この後、図6(a)に示すように、例えばO2プラズマを用いてSOC膜13,11,9がスリミング(トリミング)される。この時、最上部のSOC膜13は無くなる。しかし、SOC膜11,9は、SOG膜12、10により保護されているため、膜厚と直交する方向のみスリミングされ、膜厚が残る。SOC膜11,9のスリミング量は、例えば後に形成されるワード線コンタクトの直径又は一辺の長さより若干大きく設定される。このようにして、SOC膜11,9の側面が、SOG膜12,10及びシリコン酸化膜8より後退した形状が形成される。
続いて、図6(b)に示すように、SOC膜11,9及びポリシリコン層7をマスク、ポリシリコン層7、5をストッパーとし、例えばRIEにより、シリコン酸化膜8、6が加工される。このとき、SOG膜12は完全に除去され、SOG膜10のうち、SOC膜11,9の側面より張り出した、ひさし状の部分が除去される。さらに、SOG膜12、10の後退に伴い、シリコン酸化膜8もSOC膜11、9をマスクとし、ポリシリコン層7をストッパーとして選択的に除去される。
次に、図7(a)に示すように、SOC膜11及びシリコン酸化膜6をマスクとし、シリコン酸化膜6,4をストッパーとしてポリシリコン層7,5をRIEにより加工する。次いで、例えばO2プラズマを用いて、再度SOC膜11、9をスリミングする。このとき、SOC膜11は、完全に除去される。しかし、SOC膜9はSOG膜10により保護されているため、膜厚と直交する方向のみスリミングされ、膜厚が残る。SOC膜9のスリミング量は、例えば後に形成されるワード線コンタクトの直径又は一辺の長さより若干大きく設定される。このようにして、SOC膜9の側面が、SOG膜10及びシリコン酸化膜8より後退した形状が形成される。
続いて、図7(b)に示すように、SOC膜9及びポリシリコン層7,5をマスクとし、ポリシリコン層7、5、3をストッパーとして、例えばRIEによりシリコン酸化膜8、6、4が選択的に除去される。このとき、最上部のSOG膜10は完全に除去される。
この後、例えばO2プラズマを用いてSOC膜9が除去される。このようにして、ポリシリコン層3,5,7からなる階段状のワード線が形成される。
尚、ポリシリコン層3,5,7相互を絶縁する材料としてシリコン酸化膜を用いた。しかし、これに限らず、例えばシリコン窒化膜、酸化アルミニウム膜を用いることも可能である。
また、ワード線を構成する導電膜としてポリシリコン膜を用いた。しかし、これに限定されるものではなく、例えばアモルファスシリコン膜、Niシリサイド膜、Coシリサイド膜、Tiシリサイド膜、WSi膜、W膜、Al膜、TiN膜、TaC膜を用いることも可能である。
また、多層マスク膜を構成する有機膜としてSOC膜を用いた。しかし、これに限定されるものではなく、例えばCVD−炭素(C)膜を用いることも可能である。
さらに、多層マスク膜を構成する膜としてSOG膜を用いた。しかし、これに限定されるものではなく、有機膜と選択比が大きい例えばCVD−SiO2膜、CVD−SiN膜、CVD−SiC膜を用いることも可能である。
上記第1の実施形態によれば、積層された複数のポリシリコン層と複数のシリコン酸化膜の上に、複数のSOC膜とSOG膜を積層して多層マスク膜を形成し、SOC膜をマスクとしてシリコン酸化膜とポリシリコン層をエッチングし、次いで、SOC膜をスリミングし、このSOC膜をマスクとしてポリシリコン層上のシリコン酸化膜をエッチングし、このシリコン酸化膜をマスクとしてポリシリコン層をエッチングしている。この工程を繰り返すことにより、複数のポリシリコン層を階段状に形成することができる。このため、レジスト膜のリソグラフィ工程は、多層マスク膜のエッチングのみである。したがって、リソグラフィ回数を削減して効率良く複数のポリシリコン層を階段状に形成することができる。
尚、レジストマスクのスリミングを利用してポリシリコン層を階段状に加工しようとする場合、先ず、例えばn個のポリシリコン層とn個の絶縁膜を交互に積層した後、n番目の絶縁膜の上にレジスト膜によりマスクが形成される。このマスクを用いて、先ず、n番目の絶縁膜とその下のn番目のポリシリコン層がエッチングされて除去され、n−1番目の絶縁膜の表面が露出される。次いで、例えばプラズマによりレジストがスリミングされ、n番目の絶縁膜の表面が露出される。この後、レジスト膜とn番目のポリシリコン層をマスクとしてn番目の絶縁膜とn−1番目の絶縁膜がエッチングされる。このようにして、各ポリシリコン層と絶縁膜が順次エッチングされ、複数のポリシリコン層が階段状に形成されることになる。
しかしながら、上記の製造方法の場合、レジスト膜をスリミングした時、レジスト膜は、その幅方向と膜厚方向の両方が減少する。このため、単一のレジスト膜でエッチングとスリミングを繰り返すことにより、加工できるポリシリコン層の数は僅かであり、多層化されたポリシリコン層への適用は極めて困難である。これに対して、第1の実施形態によれば、SOC膜をスリミングする際、SOC膜の上にSOG膜があるため、SOC膜の膜厚を保持することができる。したがって、SOC膜の数をポリシリコン層の数と同等することにより、多層化されたポリシリコン層を容易に加工することができる。
(第2の実施形態)
上記第1の実施形態は、ポリシリコン層を加工する際、SOC膜をマスクとしてポリシリコン層をエッチングした。しかし、パターンの寸法が微細になり、また、特に高アスペクト比(アスペクト比=パターン深さ/パターン間口寸法)の加工を行う際にはポリシリコン層のテーパ角が大きくなったり、側面が荒れる現象が発生する場合がある。その理由を以下に説明する。
上記第1の実施形態は、ポリシリコン層を加工する際、SOC膜をマスクとしてポリシリコン層をエッチングした。しかし、パターンの寸法が微細になり、また、特に高アスペクト比(アスペクト比=パターン深さ/パターン間口寸法)の加工を行う際にはポリシリコン層のテーパ角が大きくなったり、側面が荒れる現象が発生する場合がある。その理由を以下に説明する。
一般的に、ポリシリコン層のエッチングガスとしては例えばHBr又はCl2が用いられる。マスク材として炭素系の材料を用いた場合、スパッタリングにより削られたマスク材の炭素成分がホール側壁及び底に付着する。この影響によりテーパ形状が生じたり、付着物がマイクロマスクとして作用した場合にはポリシリコン側壁の荒れを発生させる。エッチングガスにO2ガスを添加して付着した炭素を除去しようとした場合、エッチング生成物であるSiBrxやSiClxとOが反応して堆積することにより、結局テーパ形状が生じてしまう。
そこで、第2の実施形態は、SOC膜に代えてSOG膜をマスクとしてポリシリコン層をエッチングする方法を提案する。ポリシリコン層を加工する際に、SOG膜(SiO2系のマスク材)を用いた場合、マスク材からの炭素のスパッタは生じない。このため、通常のエッチングガスとしてのHBr又はCl2を用いて、O2の流量を調節することにより、テーパ角を制御することが可能である。つまり、O2の流量を下げることにより、SiBrxやSiClxとOの反応を抑制することができるため、略垂直な断面形状のホールを形成することができる。さらに、適切なバイアスパワーや圧力を選択することにより、より精密な形状制御も期待できる。この手法を用いた詳細な実施の形態を以下に示す。
図8、図9は、第2の実施形態を示すものであり、ワード線端部の階段形状の加工を示している。図8、図9において、第1の実施形態と同一部分には同一符号を付している。
図8(a)に示すように、基板1上にシリコン酸化膜2,4,6,8と、ワード線を構成するポリシリコン層3,5,7が交互に積層される。シリコン酸化膜8の上には、多層マスク膜を構成するSOC膜9,11,13と、SOG膜10、12、14が交互に積層される。最上層のSOG膜14の上に開口15aを有するレジストパターン15が形成される。次に、レジストパターン15をマスクとして、多層マスク膜を構成するSOG膜14、12,10、及びSOC膜13,11,9がエッチングされ、シリコン酸化膜8の表面が露出される。この後、レジストパターン15が除去される。
続いて、図8(b)に示すように、多層マスク膜の少なくともSOG膜13をマスクとしてシリコン酸化膜8が例えばRIEにより選択的に除去される。このエッチング工程において、SOG膜14も除去される。
この後、図8(c)に示すように、O2を用いたRIEにより、SOC膜13が除去される。
続いて、図9(a)に示すように、SOG膜12をマスクとしてポリシリコン層7がエッチングされる。SOG膜12をマスクとしてエッチングすることにより、露出されたポリシリコン層7のテーパ角の増大や表面荒れを防止できる。
次に、図9(b)に示すように、O2プラズマによりSOC膜11,9がスリミングされる。このスリミングの量は、第1の実施形態と同様に、例えばポリシリコン層に接続されるワード線コンタクトの直径又は一辺の長さより若干大きく設定されている。
この後、図9(c)に示すように、SOC膜11、9及びポリシリコン層7をマスクとしてSOG膜10、シリコン酸化膜8、6がRIEにより選択的に除去される。このとき、SOG膜12も除去される。このようにして、ポリシリコン層5の表面が露出される。
この後、ポリシリコン層を加工する前にO2を用いたRIEによりSOC膜を除去すること以外は、第1の実施形態と同様にして、残りのポリシリコン層及びシリコン酸化膜が順次加工される。
上記第2の実施形態によっても第1の実施形態と同様にして階段形状を形成することができ、第1の実施形態と同様の効果を得ることができる。しかも、ポリシリコン層はSOG膜をマスクとしてエッチングされるため、露出されたポリシリコン層のテーパ角の増大や表面荒れを防止できる。つまり、マスク寸法の転写がより正確に行われ、加工の制御性が大きく向上する結果となり、デバイス特性の向上が達成される。
(第3の実施形態)
図10は、第3の実施形態を示している。第3の実施形態は、第2の実施形態をメモリセル部の製造工程に適用した場合を示している。メモリセルアレイMCAにおいて、メモリセル部の加工は、例えば第1、第2の実施形態において説明したワード線端部の加工より先に処理される。
図10は、第3の実施形態を示している。第3の実施形態は、第2の実施形態をメモリセル部の製造工程に適用した場合を示している。メモリセルアレイMCAにおいて、メモリセル部の加工は、例えば第1、第2の実施形態において説明したワード線端部の加工より先に処理される。
第3の実施形態において、シリコン酸化膜8をエッチングするまでの工程は、図8(a)(b)と同様であり、図10(a)に示すSOC膜13の除去工程は、図8(c)と同様である。
SOC膜13の除去後、図10(b)に示すように、SOG膜12をマスクとしてポリシリコン層7がRIEにより選択的に除去される。このポリシリコン層7のエッチングは、SOG膜12をマスクとしているため、メモリホールMH内に露出したポリシリコン層7の側面は、テーパ角の増大や表面荒れが生じない。
この後、図10(c)に示すように、SOC膜11をマスクとしてシリコン酸化膜6がRIEにより選択的に除去される。次いで、O2を用いたRIEによりSOC膜11が除去される。この後、SOG膜10をマスクとして、ポリシリコン層5がエッチングされる。このような処理が繰り返されることにより、ポリシリコン層5、シリコン酸化膜4、ポリシリコン層3が順次選択的に除去され、メモリホールMHが形成される。
以上の様にポリシリコンをエッチングする際にはマスクとしてSOG膜を使用し、シリコン酸化膜をエッチングする際にはマスクとしてSOC膜を用いることにより略垂直形状を有する微細なメモリホールMHの形成も可能となる。ここで、シリコン酸化膜については、有機系材料であるSOC膜をマスクとして、一般的にはフルオロカーボン系のガスを用いることで制御性のよい加工を行うことができる。
尚、本発明は、上記各実施形態及び変形例に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
MCA…メモリセルアレイ、WL…ワード線、MH…メモリホール、1…半導体基板、2,4,6,8…シリコン酸化膜、3,5,7…ポリシリコン層、9,11,13…SOC膜、10,12,14…SOG膜、15…レジストパターン、MWL…多層配線層、MLM…多層マスク膜。
Claims (5)
- 複数の導電膜と複数の絶縁膜が交互に積層された多層配線層を形成し、
前記多層配線層上に複数の有機膜と複数の絶縁膜が交互に積層された多層マスク膜を形成し、
前記多層マスク膜をマスクとして前記多層配線層の複数の前記導電膜と複数の前記絶縁膜のうち最上層の絶縁膜とその下層の導電膜をエッチングし、
前記最上層の絶縁膜とその下層の導電膜をエッチングした後、前記多層マスク膜の前記有機膜を、その膜厚と直交方向にスリミングし、
スリミングされた前記有機膜及びエッチングされた前記導電膜をマスクとして前記多層配線層の複数の前記絶縁膜をエッチングすることを特徴とする半導体装置の製造方法。 - 少なくともエッチングされた複数の前記絶縁膜の1つをマスクとして、それらの下層の前記多層配線層の複数の前記導電膜をさらにエッチングすることを特徴とする請求項1記載の半導体装置の製造方法。
- 第1の絶縁膜上に第1の導電膜、第2の絶縁膜、第2の導電膜、第3の絶縁膜を順次形成し、
前記第3の絶縁膜上に第1の有機膜、第4の絶縁膜、第2の有機膜、及び第5の絶縁膜を順次形成し、
前記第5の絶縁膜上に形成されたレジストパターンをマスクとして前記第5の絶縁膜及び前記第2の有機膜、第4の絶縁膜、及び第1の有機膜を選択的に除去し、
少なくとも選択的に除去された前記第2の有機膜をマスクとして第3の絶縁膜を選択的に除去し、
少なくとも選択的に除去された前記第2の有機膜及び前記第4の絶縁膜のいずれか一方をマスクとして、前記第2の導電膜を選択的に除去し、
前記第2の導電膜を選択的に除去した後、前記第1の有機膜をその膜厚と直交方向にスリミングし、
スリミングされた前記第1の有機膜、及び前記第2の導電膜をマスクとして前記第3の絶縁膜、及び前記第2の絶縁膜を選択的に除去することを特徴とする半導体装置の製造方法。 - 前記第3の絶縁膜を選択的に除去した後、前記第2の有機膜を除去し、前記第4の絶縁膜をマスクとして前記第2の導電膜を選択的に除去することを特徴とする請求項3記載の半導体装置の製造方法。
- 前記第2の有機膜は酸素を用いたエッチングにより除去されることを特徴とする請求項4記載の半導体装置の製造方法。
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