JP2009170661A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】リソグラフィの回数を削減して積層された複数の層の端部を階段状に加工することが可能な半導体装置の製造方法を提供する。
【解決手段】複数の導電膜と複数の絶縁膜が交互に積層された多層配線層ＭＷＬを形成し、多層配線層上に複数の有機膜と複数の絶縁膜が交互に積層された多層マスク膜ＭＬＭを形成し、多層マスク膜を用いて多層配線層のうち最上層の絶縁膜８とその下層の導電膜７を除去し、多層マスク膜の有機膜１１、９を、その膜厚と直交方向にスリミングし、スリミングされた有機膜及びエッチングされた最上層の導電膜をマスクとして多層配線層の複数の絶縁膜８，６をエッチングする。
【選択図】 図６

Description

本発明は、不揮発性半導体記憶装置、例えば電荷蓄積層とゲート電極とを積層した不揮発性メモリセルを用いた半導体装置の製造方法に関する。

近時、不揮発性半導体メモリ、例えばＮＡＮＤ型フラッシュメモリが、様々な電子機器の記憶装置として用いられている。このＮＡＮＤ型フラッシュメモリは、大記憶容量化及び高集積化のため、メモリセルの微細化が進んでいる。しかし、製造装置に依存する加工寸法やメモリセルの物理的寸法には限界がある。

そこで、メモリセルが半導体基板表面に対して垂直方向に積層された３次元構造を有するＮＡＮＤ型フラッシュメモリが提案されている（例えば、特許文献１参照）。

このＮＡＮＤ型フラッシュメモリは、ワード線としての複数のポリシリコン層が複数の絶縁膜を介して積層され、これらポリシリコン層及び絶縁膜に貫通して複数の開口部が形成される。これら開口部の内壁部に複合絶縁膜が形成され、開口部内にチャネル領域としての導電膜が形成される。複数のポリシリコン層に対応する複合絶縁膜によりメモリセルの電荷蓄積層が形成され、これらメモリセルがチャネル領域を構成する導電膜により直列接続されてＮＡＮＤユニットが構成される。ＮＡＮＤユニットの最下部に位置するセルのソース領域はソース線に接続され、最上部に位置するセルのドレイン領域はビット線に接続されている。

ところで、各ポリシリコン層は、ワード線の電位を供給するためのコンタクトを有している。これらコンタクトを形成するため、複数のポリシリコン層の端部は階段状に加工されている。すなわち、最下部に位置するポリシリコン層の長さが最も長く、最上部に位置するポリシリコン層が最も短く設定され、これらの相互間に位置するポリシリコン層の長さが、最下部から最上部のポリシリコン層に従って次第に短く設定されている。

従来、複数のポリシリコン層を含む多層配線層を階段状に加工する場合、例えば各ポリシリコン層の長さと対応した所定のパターンのレジスト膜を形成し、このレジスト膜をマスクとして各ポリシリコン層をパターニングする工程を繰り返すことが一般的に考えられる。しかしながら、リソグラフィの回数が増加し、製造効率が悪いという問題を有している。また、複数のリソグラフィ工程間で位置合わせずれが生じ、階段状のポリシリコン層を精度良く形成することが難しいという問題点もある。
特開２００７−２６６１４３号公報

本発明は、リソグラフィの回数を削減して積層された複数の層の端部を精度良く階段状に加工することが可能な半導体装置の製造方法を提供しようとするものである。

本発明の半導体装置の製造方法の第１の態様は、複数の導電膜と複数の絶縁膜が交互に積層された多層配線層を形成し、前記多層配線層上に複数の有機膜と複数の絶縁膜が交互に積層された多層マスク膜を形成し、前記多層マスク膜をマスクとして前記多層配線層の複数の前記導電膜と複数の前記絶縁膜のうち最上層の絶縁膜とその下層の導電膜をエッチングし、前記最上層の絶縁膜とその下層の導電膜をエッチングした後、前記多層マスク膜の前記有機膜を、その膜厚と直交方向にスリミングし、スリミングされた前記有機膜及びエッチングされた前記導電膜をマスクとして前記多層配線層の複数の前記絶縁膜をエッチングすることを特徴とする。

本発明の半導体装置の製造方法の第２の態様は、第１の絶縁膜上に第１の導電膜、第２の絶縁膜、第２の導電膜、第３の絶縁膜を順次形成し、前記第３の絶縁膜上に第１の有機膜、第４の絶縁膜、第２の有機膜、及び第５の絶縁膜を順次形成し、前記第５の絶縁膜上に形成されたレジストパターンをマスクとして前記第５の絶縁膜及び前記第２の有機膜、第４の絶縁膜、及び第１の有機膜を選択的に除去し、少なくとも選択的に除去された前記第２の有機膜をマスクとして第３の絶縁膜を選択的に除去し、少なくとも選択的に除去された前記第２の有機膜及び前記第４の絶縁膜のいずれか一方をマスクとして、前記第２の導電膜を選択的に除去し、前記第2の導電膜を選択的に除去した後、前記第１の有機膜をその膜厚と直交方向にスリミングし、スリミングされた前記第１の有機膜、及び前記第２の導電膜をマスクとして前記第３の絶縁膜、及び前記第２の絶縁膜を選択的に除去することを特徴とする。

本発明によれば、リソグラフィの回数を削減して積層された複数の層の端部を精度良く階段状に加工することが可能な半導体装置の製造方法を提供できる。

以下、本発明の実施の形態について、図面を参照して説明する。

図１は、本実施形態が適用される３次元構造の不揮発性半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリの概略構成図を示している。ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ（ＭＣＡ）、ワード線駆動回路（ＷＬＤＲ）、ドレイン側選択ゲート駆動回路（ＳＧＤＤＲ）、ソース側選択ゲート駆動回路（ＳＧＳＤＲ）等を有している。

メモリセルアレイ（ＭＣＡ）において、複数のワード線ＷＬは、複数の半導体層としてのポリシリコン層が積層されて形成されている。各層のワード線は互いに絶縁され、ロウ及びカラム方向に２次元的に広がった板状の平面構造を有している。最下層のワード線の下方には、平面状のソース側選択ゲートＳＧＳが形成され、最上層のワード線の上方には、各ロウに対応して複数のドレイン側選択ゲートＳＧＤが形成されている。ソース側選択ゲートＳＧＳの下方には、平面状のソース線ＳＬが形成され、複数のドレイン側選択ゲートＳＧＤの上方には、ドレイン側選択ゲートＳＧＤと直交する各カラムにビット線ＢＬが形成されている。

図２は、図１の要部をワード線に沿って模式的に示す断面図である。図２に示すように、複数のドレイン側選択ゲートＳＧＤと、複数のワード線ＷＬと、ソース側選択ゲートＳＧＳを貫通して各ロウ及びカラムに複数のメモリホールＭＨが形成されている。各メモリホールＭＨの内壁面には絶縁膜ＩＦが形成されている。この絶縁膜ＩＦにより、シリコン窒化膜からなる電荷蓄積層を備えるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型メモリセルが構成されている。さらに、各メモリホールＭＨ内にはソース線ＳＬとビット線ＢＬを接続することが可能な導電膜ＣＦが形成されている。各メモリホールＭＨにおいて、各ワード線ＷＬに対応する位置にメモリセルＭＣが形成され、導電膜ＣＦはチャネルを構成する。

また、各メモリホールＭＨのソース側選択ゲートＳＧＳに対応する位置にソース側選択トランジスタが形成され、ドレイン側選択ゲートＳＧＤに対応する位置にドレイン側選択トランジスタが形成される。このため、メモリホールＭＨ内に、直列接続された複数のメモリセルＭＣ（メモリストリングと称す）と、これらメモリセルＭＣをソース線ＳＬに接続するソース側選択トランジスタと、これらメモリセルＭＣをビット線ＢＬに接続するドレイン側選択トランジスタが形成される。

また、前記複数のワード線ＷＬのロウ方向の長さは、最下部のワード線が最も長く、最上部のワード線の長さが最も短く設定され、最下部から最上部に向かって、順次長さが短く設定されている。このため、複数のワード線ＷＬは、ロウ方向の端部が階段状に設定されている。各ワード線のロウ方向端部にワード線コンタクトＷＬＣＴが接続されている。これらワード線コンタクトＷＬＣＴを介して各ワード線ＷＬにワード線駆動回路ＷＬＤＲより所定の電圧が印加される。尚、図２においては、同一ロウ内にはない複数のワード線コンタクトＷＬＣＴ等を説明の便宜上図中に併せて示している。

図３は、図１、図２に示すメモリアレイＭＣＡの等価回路図を示している。メモリセルアレイＭＣＡは、ｍ×ｎ×ｏ個（ｍ、ｎ、ｏは自然数）のメモリセルＭＣを有している。図３は、ｍ＝３、ｎ＝３、ｏ＝４の例を示している。

各メモリストリングス間で、同一のロウ又はカラムに位置するメモリセルＭＣの制御ゲートは、同一のワード線ＷＬに共通接続されている。

尚、ソース側選択トランジスタを駆動するソース側選択ゲートＳＧＳは、動作上、常に各メモリストリングで共通電位とすることが可能である。よって、本実施形態においては、ソース側選択ゲートＳＧＳには、板状の構造を採用している。

また、各メモリストリングにおいて、メモリホールＭＨの形状は、円柱状であっても、角柱状であってもよい。

さらに、前述したように、本実施形態のメモリセルＭＣは、ＭＯＮＯＳ型メモリセルである。このメモリセルＭＣは、電荷蓄積層を含む絶縁膜ＩＦ全体が絶縁体であるため、フローティングゲート型メモリセルのように、セル毎にフローティングゲート電極を分離するというプロセスが必要ない。すなわち、絶縁膜ＩＦは、メモリホールＭＨの側面全体に形成すればよく、パターニングの必要がないために、容易に縦型メモリセルを縦積みした構造を実現することができる。

（第１の実施形態）
第１の実施形態は、複数の導電層により構成された階段状のワード線を形成する工程において、有機膜と絶縁膜を積層したマスクを用いることにより、従来のレジストマスクを用いたプロセスの課題を改善し、積層デバイスの電極を容易に加工可能とする。

以下、図４乃至図８を用いて、第１の実施形態の製造方法について説明する。

尚、説明の便宜上、図面中の各層の膜厚、深さは必ずしも実際のサイズに比例していない。

図４（ａ）に示すように、先ず、例えばｐ型の半導体基板１上にシリコン酸化膜（ＳｉＯ_２）２、ポリシリコン層（ｐｏｌｙ−Ｓｉ）３、シリコン酸化膜４、ポリシリコン層５、シリコン酸化膜６、ポリシリコン層７、シリコン酸化膜８を順次積層し、多層配線層ＭＷＬを形成する。ポリシリコン層３，５，７は、ワード線を構成する。

この後、シリコン酸化膜８上に、多層マスク膜ＭＬＭとなる有機膜と絶縁膜が複数層形成される。有機膜としては、例えば塗布系の炭素を含むＳＯＣ（Spun On Carbon）膜が適用され、絶縁膜として例えばＳＯＧ（Spin On Glass）膜が適用される。図４（ａ）に示す構成の場合、シリコン酸化膜８の上にＳＯＣ膜９、ＳＯＧ膜１０、ＳＯＣ膜１１、ＳＯＧ膜１２、ＳＯＣ膜１３、ＳＯＧ膜１４が順次形成される。

第１の実施形態は、説明を簡略化するため、ワード線が３層であり、ＳＯＣ膜、ＳＯＧ膜をそれぞれ３層形成した場合を示している。しかし、ワード線を４層以上とし、ＳＯＣ膜、ＳＯＧ膜をそれぞれ４層以上とすることも可能である。

次に、ＳＯＧ膜１４の上にレジストパターン１５が形成される。すなわち、ＳＯＧ膜１４の上にレジスト膜が塗布され、このレジスト膜がリソグラフィによりパターニングされてレジストパターン１５が形成される。

次に、図４（ｂ）に示すように、レジストパターン１５をマスクとし、シリコン酸化膜８をエッチングストッパーとして、ＳＯＧ膜１４、ＳＯＣ膜１３、ＳＯＧ膜１２、ＳＯＣ膜１１、ＳＯＧ膜１０、ＳＯＣ膜９が順次エッチングされる。このとき、レジストパターン１５が残らないように十分にオーバーエッチングする。

この後、図５（ａ）に示すように、多層マスク膜の少なくともＳＯＣ膜１３をマスクとし、ポリシリコン層７をストッパーとして、例えばＲＩＥにより、シリコン酸化膜８を選択的に除去する。このとき、ＳＯＧ膜１４が残らないように十分にオーバーエッチングする。

次に、図５（ｂ）に示すように、多層マスク膜のＳＯＣ膜１３をマスクとし、シリコン酸化膜６をストッパーとして、例えばＲＩＥにより、ポリシリコン層７を選択的に除去する。

この後、図６（ａ）に示すように、例えばＯ_２プラズマを用いてＳＯＣ膜１３，１１，９がスリミング（トリミング）される。この時、最上部のＳＯＣ膜１３は無くなる。しかし、ＳＯＣ膜１１，９は、ＳＯＧ膜１２、１０により保護されているため、膜厚と直交する方向のみスリミングされ、膜厚が残る。ＳＯＣ膜１１，９のスリミング量は、例えば後に形成されるワード線コンタクトの直径又は一辺の長さより若干大きく設定される。このようにして、ＳＯＣ膜１１，９の側面が、ＳＯＧ膜１２，１０及びシリコン酸化膜８より後退した形状が形成される。

続いて、図６（ｂ）に示すように、ＳＯＣ膜１１，９及びポリシリコン層７をマスク、ポリシリコン層７、５をストッパーとし、例えばＲＩＥにより、シリコン酸化膜８、６が加工される。このとき、ＳＯＧ膜１２は完全に除去され、ＳＯＧ膜１０のうち、ＳＯＣ膜１１，９の側面より張り出した、ひさし状の部分が除去される。さらに、ＳＯＧ膜１２、１０の後退に伴い、シリコン酸化膜８もＳＯＣ膜１１、９をマスクとし、ポリシリコン層７をストッパーとして選択的に除去される。

次に、図７（ａ）に示すように、ＳＯＣ膜１１及びシリコン酸化膜６をマスクとし、シリコン酸化膜６，４をストッパーとしてポリシリコン層７，５をＲＩＥにより加工する。次いで、例えばＯ_２プラズマを用いて、再度ＳＯＣ膜１１、９をスリミングする。このとき、ＳＯＣ膜１１は、完全に除去される。しかし、ＳＯＣ膜９はＳＯＧ膜１０により保護されているため、膜厚と直交する方向のみスリミングされ、膜厚が残る。ＳＯＣ膜９のスリミング量は、例えば後に形成されるワード線コンタクトの直径又は一辺の長さより若干大きく設定される。このようにして、ＳＯＣ膜９の側面が、ＳＯＧ膜１０及びシリコン酸化膜８より後退した形状が形成される。

続いて、図７（ｂ）に示すように、ＳＯＣ膜９及びポリシリコン層７，５をマスクとし、ポリシリコン層７、５、３をストッパーとして、例えばＲＩＥによりシリコン酸化膜８、６、４が選択的に除去される。このとき、最上部のＳＯＧ膜１０は完全に除去される。

この後、例えばＯ_２プラズマを用いてＳＯＣ膜９が除去される。このようにして、ポリシリコン層３，５，７からなる階段状のワード線が形成される。

尚、ポリシリコン層３，５，７相互を絶縁する材料としてシリコン酸化膜を用いた。しかし、これに限らず、例えばシリコン窒化膜、酸化アルミニウム膜を用いることも可能である。

また、ワード線を構成する導電膜としてポリシリコン膜を用いた。しかし、これに限定されるものではなく、例えばアモルファスシリコン膜、Ｎｉシリサイド膜、Ｃｏシリサイド膜、Ｔｉシリサイド膜、ＷＳｉ膜、Ｗ膜、Ａｌ膜、ＴｉＮ膜、ＴａＣ膜を用いることも可能である。

また、多層マスク膜を構成する有機膜としてＳＯＣ膜を用いた。しかし、これに限定されるものではなく、例えばＣＶＤ−炭素（Ｃ）膜を用いることも可能である。

さらに、多層マスク膜を構成する膜としてＳＯＧ膜を用いた。しかし、これに限定されるものではなく、有機膜と選択比が大きい例えばＣＶＤ−ＳｉＯ_２膜、ＣＶＤ−ＳｉＮ膜、ＣＶＤ−ＳｉＣ膜を用いることも可能である。

上記第１の実施形態によれば、積層された複数のポリシリコン層と複数のシリコン酸化膜の上に、複数のＳＯＣ膜とＳＯＧ膜を積層して多層マスク膜を形成し、ＳＯＣ膜をマスクとしてシリコン酸化膜とポリシリコン層をエッチングし、次いで、ＳＯＣ膜をスリミングし、このＳＯＣ膜をマスクとしてポリシリコン層上のシリコン酸化膜をエッチングし、このシリコン酸化膜をマスクとしてポリシリコン層をエッチングしている。この工程を繰り返すことにより、複数のポリシリコン層を階段状に形成することができる。このため、レジスト膜のリソグラフィ工程は、多層マスク膜のエッチングのみである。したがって、リソグラフィ回数を削減して効率良く複数のポリシリコン層を階段状に形成することができる。

尚、レジストマスクのスリミングを利用してポリシリコン層を階段状に加工しようとする場合、先ず、例えばｎ個のポリシリコン層とｎ個の絶縁膜を交互に積層した後、ｎ番目の絶縁膜の上にレジスト膜によりマスクが形成される。このマスクを用いて、先ず、ｎ番目の絶縁膜とその下のｎ番目のポリシリコン層がエッチングされて除去され、ｎ−１番目の絶縁膜の表面が露出される。次いで、例えばプラズマによりレジストがスリミングされ、ｎ番目の絶縁膜の表面が露出される。この後、レジスト膜とｎ番目のポリシリコン層をマスクとしてｎ番目の絶縁膜とｎ−１番目の絶縁膜がエッチングされる。このようにして、各ポリシリコン層と絶縁膜が順次エッチングされ、複数のポリシリコン層が階段状に形成されることになる。

しかしながら、上記の製造方法の場合、レジスト膜をスリミングした時、レジスト膜は、その幅方向と膜厚方向の両方が減少する。このため、単一のレジスト膜でエッチングとスリミングを繰り返すことにより、加工できるポリシリコン層の数は僅かであり、多層化されたポリシリコン層への適用は極めて困難である。これに対して、第１の実施形態によれば、ＳＯＣ膜をスリミングする際、ＳＯＣ膜の上にＳＯＧ膜があるため、ＳＯＣ膜の膜厚を保持することができる。したがって、ＳＯＣ膜の数をポリシリコン層の数と同等することにより、多層化されたポリシリコン層を容易に加工することができる。

（第２の実施形態）
上記第１の実施形態は、ポリシリコン層を加工する際、ＳＯＣ膜をマスクとしてポリシリコン層をエッチングした。しかし、パターンの寸法が微細になり、また、特に高アスペクト比(アスペクト比=パターン深さ/パターン間口寸法)の加工を行う際にはポリシリコン層のテーパ角が大きくなったり、側面が荒れる現象が発生する場合がある。その理由を以下に説明する。

一般的に、ポリシリコン層のエッチングガスとしては例えばＨＢｒ又はＣｌ_２が用いられる。マスク材として炭素系の材料を用いた場合、スパッタリングにより削られたマスク材の炭素成分がホール側壁及び底に付着する。この影響によりテーパ形状が生じたり、付着物がマイクロマスクとして作用した場合にはポリシリコン側壁の荒れを発生させる。エッチングガスにＯ_２ガスを添加して付着した炭素を除去しようとした場合、エッチング生成物であるＳｉＢｒ_ｘやＳｉＣｌ_ｘとＯが反応して堆積することにより、結局テーパ形状が生じてしまう。

そこで、第２の実施形態は、ＳＯＣ膜に代えてＳＯＧ膜をマスクとしてポリシリコン層をエッチングする方法を提案する。ポリシリコン層を加工する際に、ＳＯＧ膜(ＳｉＯ_２系のマスク材)を用いた場合、マスク材からの炭素のスパッタは生じない。このため、通常のエッチングガスとしてのＨＢｒ又はＣｌ_２を用いて、Ｏ_２の流量を調節することにより、テーパ角を制御することが可能である。つまり、Ｏ_２の流量を下げることにより、ＳｉＢｒ_ｘやＳｉＣｌ_ｘとＯの反応を抑制することができるため、略垂直な断面形状のホールを形成することができる。さらに、適切なバイアスパワーや圧力を選択することにより、より精密な形状制御も期待できる。この手法を用いた詳細な実施の形態を以下に示す。

図８、図９は、第２の実施形態を示すものであり、ワード線端部の階段形状の加工を示している。図８、図９において、第１の実施形態と同一部分には同一符号を付している。

図８（ａ）に示すように、基板１上にシリコン酸化膜２，４，６，８と、ワード線を構成するポリシリコン層３，５，７が交互に積層される。シリコン酸化膜８の上には、多層マスク膜を構成するＳＯＣ膜９，１１，１３と、ＳＯＧ膜１０、１２、１４が交互に積層される。最上層のＳＯＧ膜１４の上に開口１５ａを有するレジストパターン１５が形成される。次に、レジストパターン１５をマスクとして、多層マスク膜を構成するＳＯＧ膜１４、１２，１０、及びＳＯＣ膜１３，１１，９がエッチングされ、シリコン酸化膜８の表面が露出される。この後、レジストパターン１５が除去される。

続いて、図８（ｂ）に示すように、多層マスク膜の少なくともＳＯＧ膜１３をマスクとしてシリコン酸化膜８が例えばＲＩＥにより選択的に除去される。このエッチング工程において、ＳＯＧ膜１４も除去される。

この後、図８（ｃ）に示すように、Ｏ_２を用いたＲＩＥにより、ＳＯＣ膜１３が除去される。

続いて、図９（ａ）に示すように、ＳＯＧ膜１２をマスクとしてポリシリコン層７がエッチングされる。ＳＯＧ膜１２をマスクとしてエッチングすることにより、露出されたポリシリコン層７のテーパ角の増大や表面荒れを防止できる。

次に、図９（ｂ）に示すように、Ｏ_２プラズマによりＳＯＣ膜１１，９がスリミングされる。このスリミングの量は、第１の実施形態と同様に、例えばポリシリコン層に接続されるワード線コンタクトの直径又は一辺の長さより若干大きく設定されている。

この後、図９（ｃ）に示すように、ＳＯＣ膜１１、９及びポリシリコン層７をマスクとしてＳＯＧ膜１０、シリコン酸化膜８、６がＲＩＥにより選択的に除去される。このとき、ＳＯＧ膜１２も除去される。このようにして、ポリシリコン層５の表面が露出される。

この後、ポリシリコン層を加工する前にＯ_２を用いたＲＩＥによりＳＯＣ膜を除去すること以外は、第１の実施形態と同様にして、残りのポリシリコン層及びシリコン酸化膜が順次加工される。

上記第２の実施形態によっても第１の実施形態と同様にして階段形状を形成することができ、第１の実施形態と同様の効果を得ることができる。しかも、ポリシリコン層はＳＯＧ膜をマスクとしてエッチングされるため、露出されたポリシリコン層のテーパ角の増大や表面荒れを防止できる。つまり、マスク寸法の転写がより正確に行われ、加工の制御性が大きく向上する結果となり、デバイス特性の向上が達成される。

（第３の実施形態）
図１０は、第３の実施形態を示している。第３の実施形態は、第２の実施形態をメモリセル部の製造工程に適用した場合を示している。メモリセルアレイＭＣＡにおいて、メモリセル部の加工は、例えば第１、第２の実施形態において説明したワード線端部の加工より先に処理される。

第３の実施形態において、シリコン酸化膜８をエッチングするまでの工程は、図８（ａ）（ｂ）と同様であり、図１０（ａ）に示すＳＯＣ膜１３の除去工程は、図８（ｃ）と同様である。

ＳＯＣ膜１３の除去後、図１０（ｂ）に示すように、ＳＯＧ膜１２をマスクとしてポリシリコン層７がＲＩＥにより選択的に除去される。このポリシリコン層７のエッチングは、ＳＯＧ膜１２をマスクとしているため、メモリホールＭＨ内に露出したポリシリコン層７の側面は、テーパ角の増大や表面荒れが生じない。

この後、図１０（ｃ）に示すように、ＳＯＣ膜１１をマスクとしてシリコン酸化膜６がＲＩＥにより選択的に除去される。次いで、Ｏ_２を用いたＲＩＥによりＳＯＣ膜１１が除去される。この後、ＳＯＧ膜１０をマスクとして、ポリシリコン層５がエッチングされる。このような処理が繰り返されることにより、ポリシリコン層５、シリコン酸化膜４、ポリシリコン層３が順次選択的に除去され、メモリホールＭＨが形成される。

以上の様にポリシリコンをエッチングする際にはマスクとしてＳＯＧ膜を使用し、シリコン酸化膜をエッチングする際にはマスクとしてＳＯＣ膜を用いることにより略垂直形状を有する微細なメモリホールＭＨの形成も可能となる。ここで、シリコン酸化膜については、有機系材料であるＳＯＣ膜をマスクとして、一般的にはフルオロカーボン系のガスを用いることで制御性のよい加工を行うことができる。

尚、本発明は、上記各実施形態及び変形例に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。

本発明の実施の形態に係る３次元構造のＮＡＮＤ型フラッシュメモリを示す斜視図。 図１の一部を模式的に示す断面図。 図１の等価回路図。 図４（ａ）（ｂ）は、第１の実施形態の製造工程を示す断面図。 図５（ａ）（ｂ）は、図４（ｂ）に続く製造工程を示す断面図。 図６（ａ）（ｂ）は、図５（ｂ）に続く製造工程を示す断面図。 図７（ａ）（ｂ）は、図６（ｂ）に続く製造工程を示す断面図。 図８（ａ）（ｂ）（ｃ）は、第２の実施形態の製造工程を示す断面図。 図９（ａ）（ｂ）（ｃ）は、図８（ｃ）に続く製造工程を示す断面図。 図１０（ａ）（ｂ）（ｃ）は、第３の実施形態を示す断面図。

符号の説明

ＭＣＡ…メモリセルアレイ、ＷＬ…ワード線、ＭＨ…メモリホール、１…半導体基板、２，４，６，８…シリコン酸化膜、３，５，７…ポリシリコン層、９，１１，１３…ＳＯＣ膜、１０，１２，１４…ＳＯＧ膜、１５…レジストパターン、ＭＷＬ…多層配線層、ＭＬＭ…多層マスク膜。

Claims (5)

1. 複数の導電膜と複数の絶縁膜が交互に積層された多層配線層を形成し、
   前記多層配線層上に複数の有機膜と複数の絶縁膜が交互に積層された多層マスク膜を形成し、
   前記多層マスク膜をマスクとして前記多層配線層の複数の前記導電膜と複数の前記絶縁膜のうち最上層の絶縁膜とその下層の導電膜をエッチングし、
   前記最上層の絶縁膜とその下層の導電膜をエッチングした後、前記多層マスク膜の前記有機膜を、その膜厚と直交方向にスリミングし、
   スリミングされた前記有機膜及びエッチングされた前記導電膜をマスクとして前記多層配線層の複数の前記絶縁膜をエッチングすることを特徴とする半導体装置の製造方法。
2. 少なくともエッチングされた複数の前記絶縁膜の１つをマスクとして、それらの下層の前記多層配線層の複数の前記導電膜をさらにエッチングすることを特徴とする請求項１記載の半導体装置の製造方法。
3. 第１の絶縁膜上に第１の導電膜、第２の絶縁膜、第２の導電膜、第３の絶縁膜を順次形成し、
   前記第３の絶縁膜上に第１の有機膜、第４の絶縁膜、第２の有機膜、及び第５の絶縁膜を順次形成し、
   前記第５の絶縁膜上に形成されたレジストパターンをマスクとして前記第５の絶縁膜及び前記第２の有機膜、第４の絶縁膜、及び第１の有機膜を選択的に除去し、
   少なくとも選択的に除去された前記第２の有機膜をマスクとして第３の絶縁膜を選択的に除去し、
   少なくとも選択的に除去された前記第２の有機膜及び前記第４の絶縁膜のいずれか一方をマスクとして、前記第２の導電膜を選択的に除去し、
   前記第2の導電膜を選択的に除去した後、前記第１の有機膜をその膜厚と直交方向にスリミングし、
   スリミングされた前記第１の有機膜、及び前記第２の導電膜をマスクとして前記第３の絶縁膜、及び前記第２の絶縁膜を選択的に除去することを特徴とする半導体装置の製造方法。
4. 前記第３の絶縁膜を選択的に除去した後、前記第２の有機膜を除去し、前記第４の絶縁膜をマスクとして前記第２の導電膜を選択的に除去することを特徴とする請求項３記載の半導体装置の製造方法。
5. 前記第２の有機膜は酸素を用いたエッチングにより除去されることを特徴とする請求項４記載の半導体装置の製造方法。

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