KR101888217B1 - 계단형 구조들을 형성하는 방법 - Google Patents

계단형 구조들을 형성하는 방법 Download PDF

Info

Publication number
KR101888217B1
KR101888217B1 KR1020137015263A KR20137015263A KR101888217B1 KR 101888217 B1 KR101888217 B1 KR 101888217B1 KR 1020137015263 A KR1020137015263 A KR 1020137015263A KR 20137015263 A KR20137015263 A KR 20137015263A KR 101888217 B1 KR101888217 B1 KR 101888217B1
Authority
KR
South Korea
Prior art keywords
hard mask
mask
layer
computer readable
readable code
Prior art date
Application number
KR1020137015263A
Other languages
English (en)
Other versions
KR20140001948A (ko
Inventor
치안 푸
현용 유
체 친
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/968,210 external-priority patent/US8329051B2/en
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20140001948A publication Critical patent/KR20140001948A/ko
Application granted granted Critical
Publication of KR101888217B1 publication Critical patent/KR101888217B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05H—PLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00—Generating plasma; Handling plasma
    • H05H1/24—Generating plasma
    • H05H1/46—Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

기판에 계단형 구조를 형성하는 방법이 제공된다. 기판 상부에 유기 마스크가 형성된다. 유기 마스크 상부에 상부층 및 측벽층을 갖는 하드마스크가 형성된다. 하드마스크의 상부층을 남기면서 하드마스크의 측벽층이 제거된다. 유기 마스크가 트리밍된다. 기판이 식각된다. 하드마스크의 형성, 측벽층의 제거, 유기 마스크의 트리밍 및 기판의 식각이 복수 회 반복된다.

Description

계단형 구조들을 형성하는 방법{METHOD FOR FORMING STAIR-STEP STRUCTURES}
본 발명은 반도체 디바이스들의 형성에 관한 것이다. 보다 구체적으로, 본 발명은 계단형 반도체 디바이스들의 형성에 관한 것이다.
반도체 웨이퍼 프로세싱 동안, 계단형 피쳐들이 때때로 필요하다. 예를 들어, 3D 플래시 메모리 디바이스들에 있어서, 공간을 절약하고 패킹 밀도를 증가시키기 위해 다중 셀들이 체인 형식으로 함께 적층된다. 이러한 계단형 구조는 모든 게이트 층과의 전기적 콘택을 허용한다.
상기를 달성하기 위해 그리고 본 발명의 목적에 따라, 기판에 계단형 구조를 형성하는 방법이 제공된다. 기판 상부에 유기 마스크가 형성된다. 유기 마스크 상부에 상부층 및 측벽층을 갖는 하드마스크가 형성된다. 하드마스크의 상부층을 남기면서 하드마스크의 측벽층이 제거된다. 유기 마스크가 트리밍된다. 기판이 식각된다. 하드마스크의 형성, 측벽층의 제거, 유기 마스크의 트리밍 및 기판의 식각이 복수 회 반복된다.
본 발명의 다른 양태에서 3차원 메모리 구조를 제조하는 방법이 제공된다. 복수의 층들을 포함하는 메모리 스택이 제공되며, 각 층은 적어도 2개의 서브층들을 포함한다. 메모리 스택 상부에 유기 마스크가 형성된다. 유기 마스크 상부에 상부층 및 측벽층을 갖는 하드마스크가 형성된다. 하드마스크의 상부층을 남기면서 하드마스크의 측벽층이 제거된다. 유기 마스크가 트리밍된다. 메모리 스택이 식각되어, 유기 마스크에 의해 커버되지 않은 메모리 스택의 부분들이 복수의 층들의 일 층 두께의 깊이로 식각된다. 하드마스크의 형성, 측벽층의 제거, 유기 마스크의 트리밍 및 기판의 식각이 복수 회 반복된다.
본 발명의 다른 양태에서, 기판에 계단형 구조들을 식각하는 장치가 제공된다. 플라즈마 프로세싱 챔버 인클로저를 형성하는 챔버 벽, 플라즈마 프로세싱 챔버 인클로저 내에서 기판을 지지하고 척킹하기 위한 척, 플라즈마 프로세싱 챔버 인클로저 내의 압력을 조절하기 위한 압력 조절기, 플라즈마를 유지하기 위해 플라즈마 프로세싱 챔버 인클로저에 전력을 제공하기 위한 적어도 하나의 전극 또는 코일, 플라즈마 프로세싱 챔버 인클로저 내부로 가스를 제공하기 위한 가스 유입구, 및 플라즈마 프로세싱 챔버 인클로저로부터 가스를 배출하기 위한 가스 배출구를 포함하는, 플라즈마 프로세싱 챔버가 제공된다. 가스 소스는 가스 유입구와 유체 연통하고, 하드마스크 성막 가스 소스, 하드마스크 측벽 제거 가스 소스, 유기 마스크 트리밍 가스 소스, 및 기판 식각 가스 소스를 포함한다. 제어기가 가스 소스, 척 및 적어도 하나의 전극 또는 코일에 제어가능하게 접속된다. 제어기는, 적어도 하나의 프로세서 및 비일시적 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독가능 매체는, 유기 마스크를 갖는 기판을 척에 척킹하기 위한 컴퓨터 판독가능 코드; 하드마스크 성막 가스 소스로부터의 하드마스크 성막 가스를 플라즈마 프로세싱 챔버 내부로 플로우하기 위한 컴퓨터 판독가능 코드, 하드마스크 성막 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드, 바이어스 전압을 제공하기 위한 컴퓨터 판독가능 코드, 및 상기 하드마스크 성막 가스를 정지하기 위한 컴퓨터 판독가능 코드를 포함하는, 유기 마스크 상부에 하드마스크를 형성하기 위한 컴퓨터 판독가능 코드; 하드마스크 측벽 제거 가스 소스로부터의 하드마스크 측벽 제거 가스를 플라즈마 프로세싱 챔버 내부로 플로우하기 위한 컴퓨터 판독가능 코드, 하드마스크 측벽 제거 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드, 및 하드마스크 측벽 제거 가스를 정지하기 위한 컴퓨터 판독가능 코드를 포함하는, 하드마스크의 상부층을 남기면서 하드마스크의 측벽층을 제거하기 위한 컴퓨터 판독가능 코드; 유기 마스크 트리밍 가스 소스로부터의 유기 마스크 트리밍 가스를 플라즈마 프로세싱 챔버 내부로 플로우하기 위한 컴퓨터 판독가능 코드, 유기 마스크 트리밍 가스로부터 플라즈마를 형성하기 위한 코드, 및 유기 마스크 트리밍 가스를 정지하기 위한 컴퓨터 판독가능 코드를 포함하는, 유기 마스크를 트리밍하기 위한 컴퓨터 판독가능 코드; 기판 식각 가스 소스로부터의 기판 식각 가스를 플라즈마 프로세싱 챔버 내부로 플로우하기 위한 컴퓨터 판독가능 코드, 기판 식각 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드, 및 기판 식각 가스를 정지하기 위한 컴퓨터 판독가능 코드를 포함하는, 기판을 식각하기 위한 컴퓨터 판독가능 코드; 및 하드마스크의 형성, 측벽층의 제거, 유기 마스크의 트리밍 및 기판의 식각을 복수 회 반복하기 위한 컴퓨터 판독가능 코드를 포함한다.
본 발명의 다른 양태에서 3차원 메모리 구조를 제조하는 방법이 제공된다. 복수의 층들을 포함하는 메모리 스택이 제공되며, 각 층은 적어도 2개의 서브층들을 포함한다. 메모리 스택 상부에 유기 마스크가 형성된다. 유기 마스크 상부에 상부층과 측벽층을 갖는 하드마스크가 형성된다. 하드마스크의 상부층을 남기면서 하드마스크의 측벽층이 제거된다. 유기 마스크가 트리밍된다. 하드마스크가 제거된다. 메모리 스택이 식각되어, 유기 마스크에 의해 커버되지 않은 메모리 스택의 부분들이 복수의 층들의 일 층 두께의 깊이로 식각된다. 하드마스크의 형성, 측벽층의 제거, 유기 마스크의 트리밍, 하드마스크의 제거 및 기판의 식각이 복수 회 반복된다.
본 발명의 다른 양태에서, 기판에 계단형 구조들을 식각하는 장치가 제공된다. 플라즈마 프로세싱 챔버 인클로저를 형성하는 챔버 벽, 플라즈마 프로세싱 챔버 인클로저 내에서 기판을 지지하고 척킹하기 위한 척, 플라즈마 프로세싱 챔버 인클로저 내의 압력을 조절하기 위한 압력 조절기, 플라즈마를 유지하기 위해 플라즈마 프로세싱 챔버 인클로저에 전력을 제공하기 위한 적어도 하나의 전극 또는 코일, 플라즈마 프로세싱 챔버 인클로저 내부로 가스를 제공하기 위한 가스 유입구, 및 플라즈마 프로세싱 챔버 인클로저로부터 가스를 배출하기 위한 가스 배출구를 포함하는, 플라즈마 프로세싱 챔버가 제공된다. 가스 소스는 가스 유입구와 유체 연통하고, 하드마스크 성막 가스 소스, 하드마스크 측벽 제거 가스 소스, 유기 마스크 트리밍 가스 소스 및 기판 식각 가스 소스를 포함한다. 제어기가 가스 소스, 척 및 적어도 하나의 전극 또는 코일에 제어가능하게 접속된다. 제어기는, 적어도 하나의 프로세서 및 비일시적 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독가능 매체는, 유기 마스크를 갖는 기판을 척에 척킹하기 위한 컴퓨터 판독가능 코드; 하드마스크 성막 가스 소스로부터의 하드마스크 성막 가스를 플라즈마 프로세싱 챔버 내부로 플로우하기 위한 컴퓨터 판독가능 코드, 하드마스크 성막 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드, 바이어스 전압을 제공하기 위한 컴퓨터 판독가능 코드, 및 하드마스크 성막 가스를 정지하기 위한 컴퓨터 판독가능 코드를 포함하는, 유기 마스크 상부에 하드마스크를 형성하기 위한 컴퓨터 판독가능 코드; 하드마스크 측벽 제거 가스 소스로부터의 하드마스크 측벽 제거 가스를 플라즈마 프로세싱 챔버 내부로 플로우하기 위한 컴퓨터 판독가능 코드, 하드마스크 측벽 제거 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드, 및 하드마스크 측벽 제거 가스를 정지하기 위한 컴퓨터 판독가능 코드를 포함하는, 하드마스크의 상부층을 남기면서 하드마스크의 측벽층을 제거하기 위한 컴퓨터 판독가능 코드; 유기 마스크 트리밍 가스 소스로부터의 유기 마스크 트리밍 가스를 플라즈마 프로세싱 챔버 내부로 플로우하기 위한 컴퓨터 판독가능 코드, 유기 마스크 트리밍 가스로부터 플라즈마를 형성하기 위한 코드, 및 유기 마스크 트리밍 가스를 정지하기 위한 컴퓨터 판독가능 코드를 포함하는, 유기 마스크를 트리밍하기 위한 컴퓨터 판독가능 코드; 하드마스크 제거 가스 소스로부터의 하드 마스크 제거 가스를 플라즈마 프로세싱 챔버 내부로 플로우하기 위한 컴퓨터 판독가능 코드, 하드마스크 제거 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드, 및 하드마스크 제거 가스를 정지하기 위한 컴퓨터 판독가능 코드를 포함하는, 하드마스크를 제거하기 위한 컴퓨터 판독가능 코드; 기판 식각 가스 소스로부터의 기판 식각 가스를 플라즈마 프로세싱 챔버 내부로 플로우하기 위한 컴퓨터 판독가능 코드, 기판 식각 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드,및 기판 식각 가스를 정지하기 위한 컴퓨터 판독가능 코드를 포함하는, 기판을 식각하기 위한 컴퓨터 판독가능 코드; 및 하드마스크의 형성, 측벽층의 제거, 유기 마스크의 트리밍 및 기판의 식각을 복수 회 반복하기 위한 컴퓨터 판독가능 코드를 포함한다.
이하, 본 발명의 이러한 특징들 및 다른 특징들이 다음의 도면들과 함께 본 발명의 상세한 설명에서 상세하게 설명된다.
본 발명은 첨부한 도면들의 도들에서 한정이 아닌 예시로서 도시되며, 도면들에서 같은 참조 번호들은 유사한 엘리먼트들을 지칭한다.
도 1은 본 발명의 일 실시형태에서 사용될 수 있는 프로세스의 하이 레벨 플로우 챠트이다.
도 2a 내지 도 2o는 본 발명의 일 실시형태에 따라 형성된 메모리 스택의 개략적인 단면도들이다.
도 3은 본 발명을 실시하는데 사용될 수 있는 플라즈마 프로세싱 챔버의 개략도이다.
도 4a 및 도 4b는 본 발명의 실시형태들에서 사용되는 제어기를 구현하기에 적합한 컴퓨터 시스템을 도시한다.
도 5는 본 발명의 다른 실시형태에서 사용될 수 있는 프로세스의 하이레벨 플로우 챠트이다.
도 6a 내지 도 6u는 본 발명의 일 실시형태에 따라 형성된 메모리 스택의 개략적인 단면도들이다.
이제 첨부 도면들에 도시된 바와 같은 몇몇 바람직한 실시형태들을 참조하여 본 발명이 상세하게 설명된다. 다음의 설명에 있어서, 많은 특정 상세들이 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 이러한 특정 상세들의 일부 또는 전부 없이도 본 발명이 실시될 수 있음이 당업자에게 자명할 것이다. 다른 예시들에 있어서, 주지된 프로세스 단계들 및/또는 구조들은 본 발명을 불필요하게 모호하게 하지 않도록 상세하게 설명되지 않는다.
계단형 구조들의 형성에서, 트리밍 및 식각 스킴이 사용된다. 기본적으로, 먼저 하나의 계단이 식각된 후 마스크가 트리밍되어 기판에 영향을 미치지 않으면서 마스크를 풀백 (pull back) 한다. 그 후, 다른 계단이 식각되는데, 여기서 트리밍/식각 프로세스가 복수 회 순환된다. 이러한 스킴에 의한 하나의 어려움은 마스크의 측방향 트리밍 동안, 마스크의 높이가 또한 감소된다는 것이다. 이러한 감소는 마스크의 측방향 트리밍보다 많을 수도 있다. 이러한 감소는 새로운 마스크의 형성을 필요로하기 전에 식각될 수 있는 단차들의 수에 제한을 둔다.
이해를 용이하게 하기 위해, 도 1은 기판에 계단형 구조를 형성하는 본 발명의 일 실시형태에서 사용될 수 있는 프로세스의 하이 레벨 플로우 챠트이다. 기판 상부에 유기 마스크가 형성된다 (단계 104). 유기 마스크 상부에 하드마스크가 형성되며, 하드마스크는 상부층 및 측벽층을 갖는다 (단계 108). 하드마스크의 상부층을 남기면서 하드마스크의 측벽층이 제거된다 (단계 112). 유기 마스크가 트리밍되는데, 여기서 하드마스크의 상부층은 유기 마스크의 상부가 식각 제거되는 것을 방지한다 (단계 116). 그 후, 기판이 식각되어 단차를 형성한다 (단계 120). 계단형 구조가 완성될 때까지 단계 108 내지 단계 120 이 반복된다 (단계 124).
실시예
본 발명의 구현의 일 예에 있어서, 계단형 메모리 어레이가 식각된다. 이러한 메모리 어레이에서, 웨이퍼 상부에 메모리 스택들이 형성된다. 도 2a는 웨이퍼 (208) 상부에 형성된 메모리 스택들 (204) 의 복수의 층들의 단면도이다. 본 실시형태에 있어서, 복수의 메모리 스택들의 각 메모리 스택은 폴리실리콘의 층 (212) 상부의 실리콘 산화물 (SiO2) 의 층 (216) 의 두 층에 의해 형성된다. 메모리 스택들 (204) 상부에 유기 마스크 (220) 가 형성된다. 유기 마스크는 스핀온 프로세스 및 포토리소그라피 패터닝을 사용하여 형성되는 포토레지스트 마스크일 수 있다. 대안으로, 유기 마스크는 포토리소그라피 패터닝 없이, 스핀 온되거나 그렇지 않으면 도포된 유기층일 수 있다.
웨이퍼 (208) 는 후속 단계들을 수행하기 위해 프로세싱 툴 내부에 배치될 수 있다. 도 3은 본 발명의 구현에서 사용될 수 있는 프로세싱 툴이다. 도 3은 플라즈마 프로세싱 툴 (301) 을 포함하는, 플라즈마 프로세싱 시스템 (300) 의 개략도이다. 플라즈마 프로세싱 툴 (301) 은 유도 결합형 플라즈마 식각 툴이고, 내부에 플라즈마 프로세싱 챔버 (304) 를 갖는 플라즈마 반응기 (302) 를 포함한다. 변압기 결합형 전력 (TCP) 제어기 (350) 및 바이어스 전력 제어기 (355) 는 플라즈마 챔버 (304) 내에 생성된 플라즈마 (324) 에 영향을 미치는 TCP 전력 공급기 (351) 및 바이어스 전력 공급기 (356) 를 각각 제어한다.
TCP 전력 제어기 (350) 는 TCP 매치 네트워크 (352) 에 의해 튜닝되는, 13.56MHz 의 무선 주파수 신호를 플라즈마 챔버 (304) 근방에 위치된 TCP 코일 (353) 에 공급하도록 구성된 TCP 전력 공급기 (351) 에 대한 세트 포인트를 설정한다. RF 투명 윈도우 (354) 는 TCP 코일 (353) 로부터 플라즈마 챔버 (304) 로 에너지가 통과하도록 하면서, 플라즈마 챔버 (304) 와 TCP 코일 (353) 를 분리하기 위해 제공된다.
바이어스 전력 제어기 (355) 는 바이어스 매치 네트워크 (357) 에 의해 튜닝되는 RF 신호를, 프로세싱될 웨이퍼 (306), 예컨대 반도체 웨이퍼 워크피스를 수용하도록 적응된 전극 (308) 위에 직류 전류 (DC) 바이어스를 생성하는 플라즈마 챔버 (304) 내에 위치된 척 전극 (308) 에 공급하도록 구성된 바이어스 전력 공급기 (356) 에 대한 세트 포인트를 설정한다.
가스 공급 메커니즘 또는 가스 소스 (310) 는 가스 매니폴드 (317) 를 통해 부착된 가스 또는 가스들의 소스 또는 소스들 (316) 을 포함하여 플라즈마 챔버 (304) 의 내부에 프로세스에 필요한 적절한 화학물질을 공급한다. 가스 배출 메커니즘 (318) 은 압력 제어 밸브 (319) 및 배출 펌프 (320) 를 포함하고 플라즈마 챔버 (304) 내부로부터 파티클을 제거하며 플라즈마 챔버 (304) 내부에서 특정 압력을 유지한다.
온도 제어기 (380) 는 냉각 전력 공급기 (384) 를 제어함으로써 척 전극 (308) 내에 제공된 냉각 재순환 시스템의 온도를 제어한다. 또한, 플라즈마 프로세싱 시스템은 전자 제어 회로 (370) 를 포함한다. 또한, 플라즈마 프로세싱 시스템은 종말점 검출기를 가질 수 있다. 이러한 유도 결합형 시스템의 일 예는, 유전체 및 유기 재료들 이외에도 실리콘, 폴리실리콘 및 전도성 층들을 식각하기 위해 사용되는, 캘리포니아 프리몬트의 Lam Research Corporation에 의해 제조된 Kiyo 이다. 본 발명의 다른 실시형태들에서, 용량 결합형 시스템이 사용될 수 있다.
도 4a 및 도 4b는 본 발명의 실시형태들에서 사용되는 제어 회로 (370) 에 대한 제어기를 구현하기에 적합한 컴퓨터 시스템 (400) 을 도시한다. 도 4a는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 나타낸다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판 및 소형 휴대 장치부터 대형 슈퍼 컴퓨터까지 미치는 많은 물리적 형태들을 가질 수도 있다. 컴퓨터 시스템 (400) 은 모니터 (402), 디스플레이 (404), 하우징 (406), 디스크 드라이브 (408), 키보드 (410), 및 마우스 (412) 를 포함한다. 디스크 (414) 는 컴퓨터 시스템 (400) 으로 및 컴퓨터 시스템 (400) 으로부터 데이터를 전달하는데 사용되는 컴퓨터 판독가능 매체이다.
도 4b 는 컴퓨터 시스템 (400) 의 블록도의 일 예이다. 다양한 서브 시스템이 시스템 버스 (420) 에 부착된다. 프로세서 (들) (422) (또한 중앙 처리 장치 또는 CPU로도 칭함) 은, 메모리 (424) 를 포함하는 저장 디바이스에 연결된다. 메모리 (424) 는 RAM (random access memory) 및 ROM (read only memory) 을 포함한다. 당업계에 주지된 바와 같이, ROM 은 데이터 및 명령들을 단일 방향으로 CPU 에 전달하도록 하고, RAM 은 양방향 방식으로 데이터 및 명령들을 전달하기 위해 일반적으로 사용된다. 이러한 유형의 양 메모리들은 이하 설명되는 임의의 적절한 컴퓨터 판독가능 매체를 포함할 수도 있다. 또한, 고정 디스크 (426) 는 CPU (422) 에 양방향으로 연결되는데; 그것은 부가적인 데이터 저장 용량을 제공하며, 또한 이하 설명되는 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정 디스크 (426) 는 프로그램, 데이터 등을 저장하는데 사용될 수도 있으며, 일반적으로 1차 저장소보다 더 느린 (하드 디스크와 같은) 2차 저장 매체이다. 적절한 경우에, 고정 디스크 (426) 내에 보존된 정보가 메모리 (424) 내의 가상 메모리로서 표준 방식으로 통합될 수도 있다는 것을 알 수 있다. 탈착가능 디스크 (414) 는 이하 설명되는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.
또한, CPU (422) 는 디스플레이 (404), 키보드 (410), 마우스 (412) 및 스피커 (430) 와 같은 각종 입/출력 디바이스에 커플링된다. 일반적으로, 입/출력 디바이스는, 영상 디스플레이, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-감지 디스플레이, 트랜스듀서 카드 판독기, 자기 또는 종이 테이프 판독기, 태블릿 (tablet), 스타일러스 (stylus), 보이스 또는 핸드라이팅 인식기, 바이오메트리 판독기, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. 선택적으로, CPU (422) 는 네트워크 인터페이스 (440) 를 사용하여 또 다른 컴퓨터 또는 전기통신 네트워크에 커플링될 수도 있다. 그러한 네트워크 인터페이스에 의해, CPU 는 네트워크로부터 정보를 수신했을 수도 있고, 또는 상술한 방법 단계들을 수행하는 과정에서 네트워크에 정보를 출력했을 수도 있다고 생각된다. 또한, 본 발명의 방법 실시형태는 오직 CPU (422) 상에서만 실행할 수도 있고, 또는 프로세싱의 일부를 공유하는 원격 CPU와 결합하여 인터넷과 같은 네트워크를 통해 실행할 수도 있다.
부가적으로, 본 발명의 실시형태는 또한 다양한 컴퓨터 구현 동작들을 수행하기 위한 컴퓨터 코드를 갖는 컴퓨터 판독가능 매체를 구비한 컴퓨터 저장 제품에 관한 것이다. 그 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계되고 구성된 것들일 수 있으며, 또는 컴퓨터 소프트웨어 기술의 당업자에게 이용가능하고 주지된 종류의 것일 수도 있다. 유형 및 비일시적 컴퓨터 판독가능 매체의 예는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플옵티컬 디스크와 같은 자기광학 매체; 및 주문형 집적회로 (ASIC), 프로그램가능 로직 디바이스 (PLD) 및 ROM 및 RAM 디바이스와 같이 프로그램 코드를 저장하고 실행하도록 특별히 구성된 하드웨어 디바이스를 포함하지만, 이에 한정되지 않는다. 컴퓨터 코드의 예는 컴파일러에 의해 생성되는 것과 같은 머신 코드 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 더 높은 레벨의 코드를 포함하는 파일들을 포함한다. 또한, 컴퓨터 판독가능 매체는 반송파로 구현되는 컴퓨터 데이터 신호에 의해 송신되고 프로세서에 의해 실행가능한 명령들의 시퀀스를 나타내는 컴퓨터 코드일 수 있다.
본 예에 있어서, 도 2b에 나타낸 바와 같이, 하드마스크가 적용되기 전에 제 1 계단 식각이 수행되어 계단 (224) 을 형성한다. 유기 마스크 상부에 하드마스크가 형성된다. 도 2c는 상부에 하드마스크층 (228) 이 형성된 메모리 스택들 (204) 의 단면도이다. 하드마스크층 (228) 은 유기 마스크 (220) 의 상부 상에 형성된 상부층 (232) 및 유기 마스크 (220) 의 측벽 상에 형성된 측벽층 (236) 을 갖는다. 바람직하게, 하드마스크층 (228) 의 상부층 (232) 의 두께는 하드마스크층 (228) 의 측벽층 (236) 의 두께보다 두껍다. 특허 도면들이 표준 비율로 도시되지는 않았지만, 도 2c는 하드마스크층 (228) 의 상부층 (232) 의 두께는, 하드마스크층 (228) 의 측벽층 (236) 의 두께의 적어도 2배의 두께이며, 이는 더 바람직하다. 하드마스크층 (228) 을 형성하기 위한 레시피의 일 예는 10mtorr 의 압력을 제공하였다. 13.56MHz RF 전력 소스는 300W TCP 전력을 제공하였다. 바이어스 전압 소스는 75V 바이어스를 제공하였다. 가스 소스는 50sccm SiCl4 및 100sccm O2를 포함하는 하드마스크 성막 가스를 제공하였다. 하드마스크층 (228) 을 형성하는데 바이어스가 제공된다는 것을 유의해야 한다. 바이어스는 상부층 (232) 의 두께가 측벽층 (236) 의 두께의 적어도 2배가 되도록 하는 것을 돕는다.
하드마스크의 상부층을 남기면서 하드마스크의 측벽층이 제거된다 (단계 112). 도 2d는 하드마스크층 (228) 의 측벽층이 제거된 후의 스택의 단면도이다. 알 수 있는 바와 같이, 하드마스크층 (228) 의 상부층 (232) 이 잔류한다. 상부층 (232) 은 측벽층을 제거하는 동안 박형화될 수는 있지만, 상부층 (232) 은 각 유기 마스크 (220) 의 상부까지 완전히 커버하기 위해 완전층으로서 온전히 남게 된다. 측벽층에 대하여 더 두꺼운 상부층 (232) 을 가지면 이를 달성하는 것을 돕게 된다. 측벽층을 제거하기 위한 레시피의 일 예에서, 50mtorr의 압력이 제공되었다. RF 전력 소스는 13.56MHz에서 1000W TCP 전력을 제공하였다. 100 sccm SF6 및 100 sccm Ar 의 측벽 제거 가스가 제공되었다.
유기 마스크가 트리밍된다 (단계 116). 도 2e는 유기 마스크가 트리밍된 후의 스택의 단면도이다. 하드마스크층 (228) 은 유기 마스크 (220) 와 충분히 상이한 재료이어서, 유기 마스크 (220) 가 매우 선택적으로 트리밍되거나 하드마스크층 (228) 의 최소 식각으로 식각될 수 있다. 이러한 하드마스크 재료들의 예들은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 및 이들의 화합물이다. 본 실시형태에서 하드마스크 (228) 의 상부층 (232) 이 유기 마스크 (220) 의 상부를 완전히 커버하기 때문에, 트리밍 프로세스 동안 유기 마스크가 박형화되지 않는다. 유기 마스크 트리밍은, 하부에서 유기 마스크가 트리밍 제거되는 하드마스크의 상부층의 일 부분인 지붕 (roof, 238) 을 형성하여, 지붕 (238) 하부에 유기 마스크가 존재하지 않으며 지붕이 컨틸레버 (cantilever) 를 형성한다. 유기 마스크를 트리밍하기 위한 레시피의 일 예에서 압력 20 mtorr 가 제공되었다. RF 전력 소스는 1000W의 TCP 전력을 제공하였다. 200 sccm O2 및 20 sccm N2 의 마스크 트리밍 가스가 챔버 내부로 플로우되었다.
마스크로서 유기 마스크를 사용하여 계단이 식각된다 (단계 120). 도 2f는 계단이 식각된 후의 스택의 단면도이므로, 이제 제 1 계단 (240) 및 제 2 계단 (244) 이 있다. 제 1 계단 (240) 은 제 2 계단 (244) 의 식각 동안 더 깊게 식각된다. 본 실시형태에서, 하드마스크층은 식각 제거된다. 이것은 본 실시형태에서는, 하드마스크층과 그 메모리 스택 (204) 사이에 적은 식각 선택도가 있기 때문이며, 그리고 계단 상부의 하드마스크의 부분을 빠르게 식각 제거하는 것이 바람직하기 때문이다. 바람직하게, 식각은 유기 마스크에 대하여 메모리 스택 (204) 을 선택적으로 식각하여, 최소 유기 마스크가 식각 제거된다. 실리콘 산화물계 층을 갖는 메모리 스택에 계단을 식각하기 위한 레시피의 일 예는 C4F6 및 O2 계 식각 가스를 사용하였다. 많은 상이한 기판들이 식각될 수 있기 때문에, 많은 상이한 화학물질들이 식각 프로세스에 사용될 수 있다.
부가적인 계단들이 필요하다는 것이 결정되면 (단계 124), 새로운 하드마스크층이 유기 마스크 상부에 형성된다 (단계 108). 도 2g는 유기 마스크 (220) 상부에 성막된 하드마스크층 (248) 을 갖는 스택의 단면도이다. 도 2h에 나타낸 바와 같이, 하드마스크층 (248) 의 측벽들이 제거된다 (단계 112). 도 2i에 나타낸 바와 같이, 유기 마스크 (220) 가 트리밍되어 (단계 116), 컨틸레버 하드마스크층 지붕을 형성한다. 도 2j에 나타낸 바와 같이, 계단들이 식각되어 (단계 120), 제 1 계단 (240) 및 제 2 계단 (244) 을 더욱 식각하는 것에 부가하여 부가적인 제 3 단차 (252) 를 형성한다.
부가적인 계단들이 필요하다는 것이 결정되면 (단계 124), 새로운 하드마스크층이 유기 마스크 상부에 형성된다 (단계 108). 도 2k는 유기 마스크 (220) 상부에 성막된 하드마스크층 (256) 을 갖는 스택의 단면도이다. 도 2l에 나타낸 바와 같이, 하드마스크층 (256) 의 측벽들이 제거된다 (단계 112). 도 2m에 나타낸 바와 같이, 유기 마스크 (220) 가 트리밍되어 (단계 116), 컨틸레버 하드마스크층 지붕을 형성한다. 도 2n에 나타낸 바와 같이, 계단들이 식각되어 (단계 120), 제 3 단차 (252), 제 1 계단 (240) 및 제 2 계단 (244) 을 더욱 식각하는 것에 부가하여 부가적인 제 4 단차 (260) 를 형성한다.
부가적인 계단들이 필요하지 않다면 (단계 124), 순환 프로세스가 완료된다. 부가적인 단계들이 추가 프로세싱을 위해 제공될 수 있다. 예를 들어, 도 2o에 나타낸 바와 같이, 유기 마스크 (220) 가 스트립될 수 있고, 그 결과 상부층을 포함하여 5개의 계단들을 갖는 메모리 스택을 형성한다. 유기 마스크의 스트립과 같은 부가적인 단계들이 챔버로부터 기판을 제거하기 전에 동일 챔버에서 행해질 수도 있고 또는 부가적인 단계들을 수행하기 위해 기판이 챔버로부터 제거될 수 있다. 이러한 실시 형태는 하드마스크의 형성, 측벽의 제거, 유기 마스크의 트리밍 및 기판의 식각이 동일 챔버에서 수행되게 하여, 동일 플라즈마 반응기, 전력 공급기, 코일/전극 및 척 전극이 모든 단계들에서 사용된다.
프로세스가 유기 마스크를 박형화하지 않으면서 유기 마스크가 트리밍되게 하기 때문에, 많은 수의 계단들이 제공될 수 있다. 바람직하게, 사이클은 적어도 3회 반복되어서, 적어도 5개의 계단들이 제공된다. 보다 바람직하게, 적어도 8개의 계단들이 단일 유기 마스크 형성 프로세스에 의해 제공될 수 있다. 보다 바람직하게, 20개 초과의 계단들이 단일 유기 마스크 프로세스를 사용하여 제공될 수 있다. 계단들은 다른 실시형태들에서 하나 이상의 방향들로 형성될 수 있다. 일 예에 있어서, 계단형 구조는 32 개의 단차들로 생성되었다.
다른 실시형태들에 있어서, 기판은 식각될 다른 재료들로 이루어질 수 있다. 기판은 단일 재료의 고체 피스 일 수 있다. 바람직한 실시형태에 있어서, 기판은 복수의 층들을 포함하고, 각 층은 기판의 메모리 스택들을 형성하기 위해 사용되는 적어도 2개의 서브층들을 포함한다. 일 예에 있어서, 적어도 하나의 서브층은 실리콘, 예컨대 폴리실리콘이다. 다른 예에 있어서, 각 층은 3개의 서브층들을 포함한다.
이해를 용이하게 하기 위해, 도 5는 기판에 계단형 구조를 형성하는, 발명의 다른 실시형태에서 사용될 수 있는 프로세스의 하이 레벨 플로우 차트이다. 유기 마스크가 기판 상부에 형성된다 (단계 504). 하드마스크가 유기 마스크 상부에 형성되며, 하드마스크는 상부층 및 측벽층을 갖는다 (단계 508). 하드마스크의 상부층을 남기면서 하드마스크의 측벽층이 제거된다 (단계 512). 유기 마스크가 트리밍되는데, 여기서 하드마스크의 상부층이 유기 마스크의 상부가 식각 제거되는 것을 방지한다 (단계 516). 하드마스크가 제거된다 (단계 517). 유기 마스크가 디스커밍된다 (단계 518). 디스커밍은 유기 마스크 상에 형성할 수 있는 풋 (foot) 을 제거한다. 그 후, 기판이 식각되어 단차를 형성한다 (단계 520). 계단형 구조가 완성될 때까지 단계 508 내지 단계 520이 반복된다 (단계 524).
예
본 발명의 구현의 일 예에 있어서, 계단형 메모리 어레이가 식각된다. 이러한 메모리 어레이에서, 메모리 스택들이 웨이퍼 상부에 형성된다. 도 6a는 웨이퍼 (608) 상부에 형성된 메모리 스택들 (604) 의 복수의 층들의 단면도이다. 본 실시형태에 있어서, 복수의 메모리 스택들의 각 메모리 스택은 폴리실리콘의 층 (612) 의 상부 상의 실리콘 산화물 (SiO2) 의 층 (616) 의 두 층들에 의해 형성된다. 메모리 스택들 (604) 상부에 유기 마스크 (620) 가 형성된다. 유기 마스크는 스핀 온 프로세스 및 포토리소그라피 패터닝을 사용하여 형성되는 포토레지스트 마스크일 수 있다. 대안으로, 유기 마스크는 포토리소그라피 패터닝 없이, 스핀 온 되거나 그렇지 않으면 도포된 유기층일 수 있다.
웨이퍼 (608) 는 후속 단계들을 수행하기 위해 도 3에 도시된 바와 같이 플라즈마 프로세싱 시스템과 같은 프로세싱 툴에 배치될 수 있다.
본 예에 있어서, 도 6b에 나타낸 바와 같이, 하드마스크가 적용되기 전에 제 1 계단 식각이 수행되어, 계단 (624) 을 형성한다. 유기 마스크 상부에 하드마스크가 형성된다. 도 6c는 상부에 하드마스크층 (628) 이 형성된 메모리 스택들 (604) 의 단면도이다. 하드마스크층 (628) 은 유기 마스크 (620) 의 상부 상에 형성된 상부층 (632) 및 유기 마스크 (620) 의 측벽 상에 형성된 측벽층 (636) 을 갖는다. 바람직하게, 하드마스크층 (628) 의 상부층 (632) 의 두께는 하드마스크층 (628) 의 측벽층 (636) 의 두께보다 두껍다. 특허 도면들이 표준 비율로 도시되지는 않았지만, 도 6c는 본 예에서 하드마스크층 (628) 의 상부층 (632) 의 두께가 하드마스크층 (628) 의 측벽층 (636) 의 두께의 적어도 2배인 것을 도시하도록 묘사되며, 이는 더 바람직하다. 하드마스크층 (628) 을 형성하기 위한 레시피의 일 예는 압력 10mtorr 를 제공하였다. 13.56MHz RF 전력 소스가 300W TCP 전력을 제공하였다. 바이어스 전압 소스가 75V 바이어스를 제공하였다. 가스 소스는 50 sccm SiCl4 및 100 sccm O2 를 포함하는 하드마스크 성막 가스를 제공하였다. 하드마스크층 (628) 을 성막하는데 바이어스가 제공된다는 것을 유의해야 한다. 바이어스는 상부층 (632) 의 두께가 측벽층 (636) 의 두께의 적어도 2배가 되게 하는 것을 돕는다.
하드마스크의 상부층을 남기면서 하드마스크의 측벽층이 제거된다 (단계 512). 도 6d는 하드마스크층 (628) 의 측벽층이 제거된 후의 스택이 단면도이다. 알 수 있는 바와 같이, 하드마스크층 (628) 의 상부층 (632) 이 잔류한다. 상부층 (632) 은 측벽층을 제거하는 동안 박형화될 수 있지만, 상부층 (632) 은 각 유기 마스크 (620) 의 상부를 완전히 커버하기 위해 완전층으로서 온전히 남게 된다. 측벽층에 대해 두꺼운 상부층 (632) 을 가지면 이를 달성하는 것을 돕는다. 측벽을 제거하기 위한 레시피의 일 예에서 50mtorr 의 압력이 제공되었다. RF 전력 소스는 13.56MHz 에서 1000W 의 TCP 전력을 제공하였다. 100 sccm SF6 및 100 sccm Ar의 측벽 제거 가스가 제공되었다.
유기 마스크가 트리밍된다 (단계 516). 도 6e는 유기 마스크가 트리밍된 후, 스택의 단면도이다. 하드마스크층 (628) 은 유기 마스크 (620) 와 충분히 상이한 재료이어서, 유기 마스크 (620) 가 매우 선택적으로 트리밍될 수도 있고 또는 하드마스크층 (628) 의 최소 식각으로 식각될 수 있다. 이러한 하드마스크 재료들의 예들은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 및 그 화합물이다. 본 실시형태에서 하드마스크 (628) 의 상부층 (632) 이 유기 마스크 (620) 의 상부를 완전히 커버하기 때문에, 트리밍 프로세스 동안 유기 마스크가 박형화되지 않는다. 유기 마스크 트리밍은, 하부에서 유기 마스크가 트리밍 제거되는 하드마스크층의 상부층의 일 부분인 지붕 (638) 을 형성하여, 지붕 (638) 하부에 유기 마스크가 존재하지 않으며 지붕이 컨틸레버를 형성한다. 유기 마스크를 트리밍하기 위한 레시피의 일 예에서 압력 20 mtorr 가 제공되었다. RF 전력 소스는 1000W의 TCP 전력을 제공하였다. 200 sccm O2 및 20 sccm N2 의 마스크 트리밍 가스가 챔버 내부로 플로우되었다.
하드마스크가 제거된다 (단계 517). 도 6f는 하드마스크가 제거된 후의 스택의 단면도이다. 하드마스크의 제거를 위한 일 레시피는 5 mtorr의 압력을 제공한다. 200 sccm CF4 의 하드마스크 제거 가스의 플로우가 가스 소스로부터 제공되었다. RF 전력 소스는 800W 의 TCP 전력을 제공하였다. OV의 바이어스가 제공된다. 프로세스는 20초 동안 제공된다. 하드마스크 제거는 포토레지스트를 트리밍하며, 이는 포토레지스트의 부분으로부터 풋 (611) 을 형성한다.
디스컴 프로세스가 제공된다 (단계 518). 디스컴 프로세스는 포토레지스트로부터 풋을 제거한다. 도 6g는 디스컴 프로세스에 의해 풋이 제거된 후의 스택의 단면도이다. 하드마스크의 제거를 위한 일 레시피는 30 mtorr 의 압력을 제공한다. 200 sccm O2 및 20 sccm N2 의 디스컴 가스의 플로우가 가스 소스로부터 제공된다. RF 전력 소스는 1600W 의 TCP 전력을 제공하였다. OV의 바이어스가 제공된다. 프로세스는 5초 동안 제공된다. 디스컴은 유기의 부분으로부터 풋을 제거한다.
계단은 마스크로서 유기 마스크를 사용하여 식각된다 (단계 520). 도 6h는 계단이 식각된 후의 스택의 단면도이므로, 이제 제 1 계단 (640) 및 제 2 계단 (644) 이 있다. 제 1 계단 (640) 은 제 2 계단 (644) 의 식각 동안 더 깊게 식각된다.
다른 실시형태에서, 하드마스크층은 이전 단계에서 대신 동시에 식각 제거된다. 이러한 실시형태에서, 계단 상부의 하드마스크의 부분을 빠르게 식각 제거하는 것이 바람직하기 때문에, 하드마스크층과 그 메모리 스택 (604) 사이에서 적은 식각 선택도가 존재한다.
바람직하게, 식각은 유기 마스크에 대해 메모리 스택 (604) 을 선택적으로 식각하여, 최소 유기 마스크가 식각 제거된다. 실리콘 산화물계 층을 갖는 메모리 스택에 계단을 식각하기 위한 레시피의 일 예는 C4F6 및 O2계 식각 가스를 사용하였다. 많은 상이한 기판들이 식각될 수 있기 때문에, 많은 상이한 화학물질들이 식각 프로세스에 사용될 수 있다.
부가적인 계단들이 필요하다는 것이 결정되면 (단계 524), 새로운 하드마스크층이 유기 마스크 상부에 형성된다 (단계 508). 도 6i는 유기 마스크 (620) 상부에 성막된 하드마스크층 (648) 을 갖는 스택의 단면도이다. 도 6j에 나타낸 바와 같이, 하드마스크층 (648) 의 측벽들이 제거된다 (단계 512). 도 6k에 나타낸 바와 같이, 유기 마스크 (620) 가 트리밍되어 (단계 516), 컨틸레버 하드마스크층 지붕을 형성한다. 도 6l에 나타낸 바와 같이, 하드마스크가 제거되며, 여기서 포토레지스트 풋 (613) 이 형성된다. 도 6m에 나타낸 바와 같이, 유기 마스크의 디스컴은 풋을 제거한다 (단계 518) . 도 6n에 나타낸 바와 같이, 계단들이 식각되어 (단계 520), 제 1 계단 (640) 및 제 2 계단 (644) 을 더욱 식각하는 것에 부가하여 부가적인 제 3 단차 (652) 를 형성한다.
부가적인 계단들이 필요하다는 것이 결정되면 (단계 524), 새로운 하드마스크층이 유기 마스크 상부에 형성된다 (단계 508). 도 6o는 유기 마스크 (620) 상부에 성막된 하드마스크층 (656) 을 갖는 스택의 단면도이다. 도 6p에 나타낸 바와 같이, 하드마스크층 (656) 의 측벽들이 제거된다 (단계 512). 도 6q에 나타낸 바와 같이, 유기 마스크 (620) 가 트리밍되어 (단계 516), 컨틸레버 하드마스크층 지붕을 형성한다. 도 6r에 나타낸 바와 같이, 하드마스크가 제거되며, 여기서 포토레지스트 풋 (615) 이 형성된다. 도 6s에 나타낸 바와 같이, 유기 마스크의 디스컴이 풋 (615) 을 제거한다 (단계 518). 도 6t에 나타낸 바와 같이, 계단들이 식각되어 (단계 520), 제 3 단차 (652), 제 1 계단 (640) 및 제 2 계단 (644) 을 더욱 식각하는 것에 부가하여, 부가적인 제 4 단차 (660) 를 형성한다.
어떠한 부가적인 계단들이 필요하지 않다면 (단계 524), 순환 프로세스가 완료된다. 부가적인 단계들이 추가 프로세싱을 위해 제공될 수 있다. 예를 들어, 도 6u에 나타낸 바와 같이, 유기 마스크 (620) 가 스트립될 수 있으며, 그 결과 상부층을 포함하여 5개의 계단들을 갖는 메모리 스택을 형성한다. 유기 마스크를 스트립하는 것과 같은 부가적인 단계들이 챔버로부터 기판을 제거하기 전에 동일 챔버에서 행해질 수도 있고 또는 기판이 부가적인 단계들을 수행하기 위해 챔버로부터 제거될 수도 있다. 본 실시형태는 하드마스크의 형성, 측벽의 제거, 유기 마스크의 트리밍 및 기판의 식각이 동일 챔버에서 수행되는 것을 허용하여, 동일한 플라즈마 반응기, 전력 공급기, 코일/전극 및 척 전극이 모든 단계들에서 사용된다.
프로세스가 유기 마스크를 박형화하지 않으면서 유기 마스크가 트리밍되도록 하기 때문에, 많은 수의 계단들이 제공될 수 있다. 바람직하게, 사이클은 적어도 3회 반복되어서, 적어도 5개의 계단들이 제공된다. 보다 바람직하게, 적어도 8개의 계단들이 단일 유기 마스크 형성 공정으로 제공될 수 있다. 보다 바람직하게, 20개 초과의 계단들이 단일 유기 마스크 프로세스를 사용하여 제공될 수 있다. 다른 실시형태들에서, 계단들은 하나 이상의 방향들로 형성될 수 있다. 일 예에 있어서, 계단형 구조가 32 개의 단차들로 생성될 수 있다.
다른 실시형태들에 있어서, 기판은 식각될 다른 재료들로 이루어질 수 있다. 기판은 단일 재료의 고체 피스일 수 있다. 바람직한 실시 형태에서, 기판은 복수의 층들을 포함하며, 각 층은 기판의 메모리 스택들을 형성하기 위해 사용되는 적어도 2개의 서브층들을 포함한다. 일 예에 있어서, 적어도 하나의 서브층은 실리콘, 예컨대 폴리실리콘이다. 다른 예에 있어서, 각 층은 3개의 서브층들을 포함한다.
본 발명은 몇몇 바람직한 실시형태들에 관하여 기재되었지만, 본 발명의 범위 내에 포함되는 변경물들, 치환물들 및 다양한 치환 등가물들이 있다. 또한, 본 발명의 방법들 및 장치들을 구현하는 많은 대안의 방식들이 있음을 유의해야 한다. 이에 따라, 다음의 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 포함되는 것으로서 이러한 모든 변경물들, 치환물들 및 다양한 치환 등가물들을 포함하는 것으로 해석되어야 한다.

Claims (33)

  1. 기판에 계단형 (stair-step) 구조를 형성하는 방법에 있어서,
    a) 상기 기판 상부에 유기 마스크를 형성하는 단계;
    b) 상기 유기 마스크 상부에 상부층 및 측벽층을 갖는 하드마스크를 형성하는 단계;
    c) 상기 하드마스크의 상부층을 남기면서 상기 하드마스크의 상기 측벽층을 제거하는 단계;
    d) 상기 유기 마스크를 트리밍하는 단계;
    e) 상기 기판을 식각하는 단계; 및
    f) 상기 계단형 구조를 형성하기 위해서 상기 b) 단계 내지 상기 e) 단계를 복수 회 반복하는 단계를 포함하는, 기판에 계단형 구조를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 하드마스크의 상기 상부층의 두께가 상기 하드마스크의 상기 측벽층의 두께보다 두꺼운, 기판에 계단형 구조를 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 유기 마스크를 트리밍하는 단계는, 상기 하드마스크의 상기 상부층으로부터 형성된 지붕 (roof) 을 형성하고, 상기 유기 마스크는 상기 지붕 하부에서 트리밍 제거되는, 기판에 계단형 구조를 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 상부층의 두께는 상기 측벽층의 두께의 적어도 2배인, 기판에 계단형 구조를 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 유기 마스크 상부에 상기 하드마스크를 형성하는 단계는 바이어스를 제공하는, 기판에 계단형 구조를 형성하는 방법.
  6. 제 5 항에 있어서,
    상기 b) 단계 내지 상기 e) 단계를 반복하는 단계는 적어도 3회 반복되는, 기판에 계단형 구조를 형성하는 방법.
  7. 제 6 항에 있어서,
    상기 a) 단계 내지 상기 e) 단계는 단일 플라즈마 프로세싱 챔버에서 수행되는, 기판에 계단형 구조를 형성하는 방법.
  8. 제 7 항에 있어서,
    상기 기판은 복수의 층들을 포함하고, 각 층은 적어도 2개의 서브층들을 포함하며, 상기 적어도 2개의 서브층들 중 적어도 하나는 실리콘층인, 기판에 계단형 구조를 형성하는 방법.
  9. 제 1 항에 있어서,
    상기 유기 마스크를 트리밍하는 단계는, 상기 하드마스크의 상기 상부층으로부터 형성된 지붕을 형성하고, 상기 유기 마스크는 상기 지붕 하부에서 트리밍 제거되는, 기판에 계단형 구조를 형성하는 방법.
  10. 제 1 항에 있어서,
    상기 상부층의 두께는 상기 측벽층의 두께의 적어도 2배인, 기판에 계단형 구조를 형성하는 방법.
  11. 제 1 항에 있어서,
    상기 유기 마스크 상부에 상기 하드마스크를 형성하는 단계는 바이어스를 제공하는, 기판에 계단형 구조를 형성하는 방법.
  12. 제 1 항에 있어서,
    상기 b) 단계 내지 상기 e) 단계를 반복하는 단계는 적어도 3회 반복되는, 기판에 계단형 구조를 형성하는 방법.
  13. 제 1 항에 있어서,
    상기 a) 단계 내지 상기 e) 단계는 단일 플라즈마 프로세싱 챔버에서 수행되는, 기판에 계단형 구조를 형성하는 방법.
  14. 3차원 메모리 구조를 제조하는 방법에 있어서,
    a) 복수의 층들을 포함하는 메모리 스택을 제공하는 단계로서, 각 층은 적어도 2개의 서브층들을 포함하는, 상기 메모리 스택을 제공하는 단계;
    b) 상기 메모리 스택 상부에 유기 마스크를 형성하는 단계;
    c) 상기 유기 마스크 상부에 상부층 및 측벽층을 갖는 하드마스크를 형성하는 단계;
    d) 상기 하드마스크의 상기 상부층을 남기면서 상기 하드마스크의 상기 측벽층을 제거하는 단계;
    e) 상기 유기 마스크를 트리밍하는 단계;
    f) 상기 유기 마스크에 의해 커버되지 않은 상기 메모리 스택의 부분들이 상기 복수의 층들의 일 층 두께의 깊이로 식각되도록 상기 메모리 스택을 식각하는 단계; 및
    g) 상기 3차원 메모리 구조를 형성하기 위해서 상기 c) 단계 내지 상기 f) 단계를 복수 회 반복하는 단계를 포함하는, 3차원 메모리 구조를 제조하는 방법.
  15. 제 14 항에 있어서,
    상기 하드마스크의 상기 상부층의 두께가 상기 하드마스크의 상기 측벽층의 두께보다 두꺼운, 3차원 메모리 구조를 제조하는 방법.
  16. 제 14 항에 있어서,
    상기 유기 마스크를 트리밍하는 단계는, 상기 하드마스크의 상기 상부층으로부터 형성된 지붕을 형성하고, 상기 유기 마스크는 상기 지붕 하부에서 트리밍 제거되는, 3차원 메모리 구조를 제조하는 방법.
  17. 제 14 항에 있어서,
    상기 b) 단계 내지 상기 f) 단계는 단일 플라즈마 프로세싱 챔버에서 수행되는, 3차원 메모리 구조를 제조하는 방법.
  18. 기판에 계단형 구조들을 식각하는 장치에 있어서,
    상기 장치는,
    플라즈마 프로세싱 챔버로서,
    플라즈마 프로세싱 챔버 인클로저를 형성하는 챔버 벽;
    상기 플라즈마 프로세싱 챔버 인클로저 내에서 상기 기판을 지지하고 척킹하기 위한 척;
    상기 플라즈마 프로세싱 챔버 인클로저 내의 압력을 조절하기 위한 압력 조절기;
    플라즈마를 유지하기 위해 상기 플라즈마 프로세싱 챔버 인클로저에 전력을 제공하기 위한 적어도 하나의 전극 또는 코일;
    상기 플라즈마 프로세싱 챔버 인클로저 내부로 가스를 제공하기 위한 가스 유입구; 및
    상기 플라즈마 프로세싱 챔버 인클로저로부터 가스를 배출하기 위한 가스 배출구를 포함하는, 상기 플라즈마 프로세싱 챔버;
    상기 가스 유입구와 유체로 연통하는 가스 소스로서,
    하드마스크 성막 가스 소스;
    하드마스크 측벽 제거 가스 소스;
    유기 마스크 트리밍 가스 소스; 및
    기판 식각 가스 소스를 포함하는, 상기 가스 소스; 및
    상기 가스 소스, 상기 척 및 상기 적어도 하나의 전극 또는 코일에 제어가능하게 접속된 제어기로서,
    적어도 하나의 프로세서; 및
    비일시적 컴퓨터 판독가능 매체를 포함하는, 상기 제어기를 포함하고,
    상기 비일시적 컴퓨터 판독가능 매체는,
    유기 마스크를 갖는 기판을 상기 척에 척킹하기 위한 컴퓨터 판독가능 코드;
    상기 하드마스크 성막 가스 소스로부터의 하드마스크 성막 가스를 상기 플라즈마 프로세싱 챔버 내부로 플로우하기 위한 컴퓨터 판독가능 코드; 상기 하드마스크 성막 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드; 바이어스 전압을 제공하기 위한 컴퓨터 판독가능 코드; 및 상기 하드마스크 성막 가스를 정지하기 위한 컴퓨터 판독가능 코드를 포함하는, 상기 유기 마스크 상부에 하드마스크를 형성하기 위한 컴퓨터 판독가능 코드;
    상기 하드마스크 측벽 제거 가스 소스로부터의 하드마스크 측벽 제거 가스를 상기 플라즈마 프로세싱 챔버 내부로 플로우하기 위한 컴퓨터 판독가능 코드; 상기 하드마스크 측벽 제거 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드; 및 상기 하드마스크 측벽 제거 가스를 정지하기 위한 컴퓨터 판독가능 코드를 포함하는, 상기 하드마스크의 상부층을 남기면서 상기 하드마스크의 측벽층을 제거하기 위한 컴퓨터 판독가능 코드;
    상기 유기 마스크 트리밍 가스 소스로부터의 유기 마스크 트리밍 가스를 상기 플라즈마 프로세싱 챔버 내부로 플로우하기 위한 컴퓨터 판독가능 코드; 상기 유기 마스크 트리밍 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드; 및 상기 유기 마스크 트리밍 가스를 정지하기 위한 컴퓨터 판독가능 코드를 포함하는, 상기 유기 마스크를 트리밍하기 위한 컴퓨터 판독가능 코드;
    상기 기판 식각 가스 소스로부터의 기판 식각 가스를 상기 플라즈마 프로세싱 챔버 내부로 플로우하기 위한 컴퓨터 판독가능 코드; 상기 기판 식각 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드; 및 상기 기판 식각 가스를 정지하기 위한 컴퓨터 판독가능 코드를 포함하는, 상기 기판을 식각하기 위한 컴퓨터 판독가능 코드; 및
    상기 하드마스크의 형성, 상기 측벽층의 제거, 상기 유기 마스크의 트리밍 및 상기 기판의 식각을 복수 회 반복하기 위한 컴퓨터 판독가능 코드를 포함하는, 기판에 계단형 구조들을 식각하는 장치.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
KR1020137015263A 2010-12-14 2011-11-22 계단형 구조들을 형성하는 방법 KR101888217B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US12/968,210 2010-12-14
US12/968,210 US8329051B2 (en) 2010-12-14 2010-12-14 Method for forming stair-step structures
US13/186,255 2011-07-19
US13/186,255 US8535549B2 (en) 2010-12-14 2011-07-19 Method for forming stair-step structures
PCT/US2011/061965 WO2012082336A1 (en) 2010-12-14 2011-11-22 Method for forming stair-step structures

Publications (2)

Publication Number Publication Date
KR20140001948A KR20140001948A (ko) 2014-01-07
KR101888217B1 true KR101888217B1 (ko) 2018-08-13

Family

ID=46199802

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137015263A KR101888217B1 (ko) 2010-12-14 2011-11-22 계단형 구조들을 형성하는 방법

Country Status (5)

Country Link
US (1) US8535549B2 (ko)
KR (1) KR101888217B1 (ko)
SG (2) SG10201510234UA (ko)
TW (2) TWI550699B (ko)
WO (1) WO2012082336A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8329051B2 (en) 2010-12-14 2012-12-11 Lam Research Corporation Method for forming stair-step structures
US9698157B2 (en) * 2015-03-12 2017-07-04 Kabushiki Kaisha Toshiba Microstructure device and method for manufacturing the same
US9673057B2 (en) 2015-03-23 2017-06-06 Lam Research Corporation Method for forming stair-step structures
KR102480002B1 (ko) 2015-09-23 2022-12-22 삼성전자주식회사 반도체 소자 및 그 제조방법, 그리고 패턴 형성 방법
US9741563B2 (en) 2016-01-27 2017-08-22 Lam Research Corporation Hybrid stair-step etch
US9997366B2 (en) * 2016-10-19 2018-06-12 Lam Research Corporation Silicon oxide silicon nitride stack ion-assisted etch

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7539056B2 (en) 2007-02-01 2009-05-26 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
JP2009170661A (ja) 2008-01-16 2009-07-30 Toshiba Corp 半導体装置の製造方法
JP2010192646A (ja) 2009-02-18 2010-09-02 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532089A (en) 1993-12-23 1996-07-02 International Business Machines Corporation Simplified fabrication methods for rim phase-shift masks
JPH09146259A (ja) * 1995-08-29 1997-06-06 Ricoh Opt Ind Co Ltd グラデーションマスクとその製造方法およびグラデーションマスクを用いた特殊表面形状の創成方法
US5967795A (en) * 1995-08-30 1999-10-19 Asea Brown Boveri Ab SiC semiconductor device comprising a pn junction with a voltage absorbing edge
JP2000091308A (ja) 1998-09-07 2000-03-31 Sony Corp 半導体装置の製造方法
KR100297737B1 (ko) 1998-09-24 2001-11-01 윤종용 반도체소자의 트렌치 소자 분리 방법
US20020086547A1 (en) 2000-02-17 2002-07-04 Applied Materials, Inc. Etch pattern definition using a CVD organic layer as an anti-reflection coating and hardmask
US6727158B2 (en) 2001-11-08 2004-04-27 Micron Technology, Inc. Structure and method for forming a faceted opening and a layer filling therein
TWI273637B (en) * 2002-05-17 2007-02-11 Semiconductor Energy Lab Manufacturing method of semiconductor device
US7601646B2 (en) 2004-07-21 2009-10-13 International Business Machines Corporation Top-oxide-early process and array top oxide planarization
US7396711B2 (en) 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
US7662718B2 (en) * 2006-03-09 2010-02-16 Micron Technology, Inc. Trim process for critical dimension control for integrated circuits
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
NL1036891A1 (nl) * 2008-05-02 2009-11-03 Asml Netherlands Bv Dichroic mirror, method for manufacturing a dichroic mirror, lithographic apparatus, semiconductor device and method of manufacturing therefor.
JP5126076B2 (ja) 2009-01-08 2013-01-23 富士通株式会社 位置測定装置、成膜方法並びに成膜プログラム及び成膜装置
JP5341529B2 (ja) 2009-01-09 2013-11-13 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR20100109221A (ko) * 2009-03-31 2010-10-08 삼성전자주식회사 비휘발성 메모리 소자의 형성방법
US7786020B1 (en) * 2009-07-30 2010-08-31 Hynix Semiconductor Inc. Method for fabricating nonvolatile memory device
US8329051B2 (en) 2010-12-14 2012-12-11 Lam Research Corporation Method for forming stair-step structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7539056B2 (en) 2007-02-01 2009-05-26 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
JP2009170661A (ja) 2008-01-16 2009-07-30 Toshiba Corp 半導体装置の製造方法
JP2010192646A (ja) 2009-02-18 2010-09-02 Toshiba Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
TWI550699B (zh) 2016-09-21
SG10201510234UA (en) 2016-01-28
US20120149203A1 (en) 2012-06-14
TWI584360B (zh) 2017-05-21
WO2012082336A1 (en) 2012-06-21
US8535549B2 (en) 2013-09-17
TW201232645A (en) 2012-08-01
SG190345A1 (en) 2013-07-31
KR20140001948A (ko) 2014-01-07
TW201630060A (zh) 2016-08-16

Similar Documents

Publication Publication Date Title
US9646844B2 (en) Method for forming stair-step structures
TWI357094B (en) Reduction of feature critical dimensions
TWI353019B (en) Method of preventing damage to porous low-k materi
KR101534883B1 (ko) 마스크 트리밍
TWI433235B (zh) 利用抗反射層蝕刻的遮罩修整
TWI735522B (zh) 混合式階梯蝕刻
TWI545648B (zh) 擬硬遮罩用之擺動控制
KR101888217B1 (ko) 계단형 구조들을 형성하는 방법
WO2007030522A2 (en) Selectivity etch of films with high dielectric constant with h2 addition
US8986492B2 (en) Spacer formation for array double patterning
KR101631047B1 (ko) 선택적인 유도성 이중 패터닝
KR101566029B1 (ko) Ｈｉｇｈ－ｋ 유전체 재료의 선택적 에칭
US9673057B2 (en) Method for forming stair-step structures
USRE46464E1 (en) Method for forming stair-step structures

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant