TW201630060A - 梯級狀構造之形成方法 - Google Patents
梯級狀構造之形成方法 Download PDFInfo
- Publication number
- TW201630060A TW201630060A TW105117151A TW105117151A TW201630060A TW 201630060 A TW201630060 A TW 201630060A TW 105117151 A TW105117151 A TW 105117151A TW 105117151 A TW105117151 A TW 105117151A TW 201630060 A TW201630060 A TW 201630060A
- Authority
- TW
- Taiwan
- Prior art keywords
- hard mask
- layer
- substrate
- mask
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 79
- 238000005530 etching Methods 0.000 claims abstract description 50
- 238000009966 trimming Methods 0.000 claims abstract description 32
- 238000012545 processing Methods 0.000 claims description 52
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 claims 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims 1
- 239000010410 layer Substances 0.000 description 167
- 239000007789 gas Substances 0.000 description 77
- 230000008569 process Effects 0.000 description 25
- 238000009616 inductively coupled plasma Methods 0.000 description 21
- 238000000151 deposition Methods 0.000 description 12
- 230000008021 deposition Effects 0.000 description 12
- 238000009472 formulation Methods 0.000 description 9
- 239000000203 mixture Substances 0.000 description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 229910000420 cerium oxide Inorganic materials 0.000 description 3
- 238000001816 cooling Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 3
- 238000005086 pumping Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- LGPPATCNSOSOQH-UHFFFAOYSA-N 1,1,2,3,4,4-hexafluorobuta-1,3-diene Chemical compound FC(F)=C(F)C(F)=C(F)F LGPPATCNSOSOQH-UHFFFAOYSA-N 0.000 description 2
- 229910018503 SF6 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- BCZWPKDRLPGFFZ-UHFFFAOYSA-N azanylidynecerium Chemical compound [Ce]#N BCZWPKDRLPGFFZ-UHFFFAOYSA-N 0.000 description 2
- WXANAQMHYPHTGY-UHFFFAOYSA-N cerium;ethyne Chemical compound [Ce].[C-]#[C] WXANAQMHYPHTGY-UHFFFAOYSA-N 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 239000012530 fluid Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000012044 organic layer Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 239000011343 solid material Substances 0.000 description 2
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 2
- 229960000909 sulfur hexafluoride Drugs 0.000 description 2
- HBBBDGWCSBWWKP-UHFFFAOYSA-J tetrachloroantimony Chemical compound Cl[Sb](Cl)(Cl)Cl HBBBDGWCSBWWKP-UHFFFAOYSA-J 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 229910000416 bismuth oxide Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- TYIXMATWDRGMPF-UHFFFAOYSA-N dibismuth;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Bi+3].[Bi+3] TYIXMATWDRGMPF-UHFFFAOYSA-N 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
- H01L21/67069—Apparatus for fluid treatment for etching for drying etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67242—Apparatus for monitoring, sorting or marking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05H—PLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
- H05H1/00—Generating plasma; Handling plasma
- H05H1/24—Generating plasma
- H05H1/46—Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Electromagnetism (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
本發明提供一種在基板中形成梯級狀構造的方法。首先先形成一有機遮罩於該基板之上。接著一具有頂部層與側壁層的硬式遮罩形成於該有機遮罩之上。再將該硬式遮罩的側壁層移除而留下該硬式遮罩的頂部層。修整該有機遮罩。然後蝕刻該基板。以下步驟乃重複複數次:形成硬式遮罩、移除側壁層、修整有機遮罩、然後蝕刻該基板。
Description
本發明關於半導體裝置的形成。更具體而言,本發明關於梯級狀半導體裝置的形成。
在半導體晶圓處理期間,有時候需要梯級狀特徵。舉例來說,在三維閃存記憶體裝置中,多個單元會以鏈的形式堆疊在一起以節省空間並增加填充密度。梯級狀構造可與每一閘極層電性接觸。
在形成梯級狀構造的過程中使用修整與蝕刻法。基本上,首先將蝕刻一梯級然後在不影響基板的狀況下修整遮罩以拉回該遮罩。然後蝕刻另一梯級,當中修整/蝕刻處理係循環複數次。使用此方法的一困難點為在遮罩的橫向修整期間,該遮罩的高度亦被縮減。此縮減可能大於遮罩的橫向修整量。此縮減對於在需要形成新遮罩之前可蝕刻的梯級數量會產生限制。
為實現上述內容且根據本發明之目的,本發明提供一種在基板中形成梯級狀構造的方法。吾人在基板上形成一有機遮罩,並在該有機遮罩上形成一具有頂部層與側壁層的硬式遮罩,接著將硬式遮罩的側壁層移除而留下硬式遮罩的頂部層,並修整有機遮罩,再進行蝕刻基板。形成硬式遮罩、移除側壁層、修整有機遮罩、然後蝕刻基板此等的步驟乃重複數次。
在本發明之另一實施例中,提供一種製作三維記憶體結構的方法。其步驟包含設置一含有複數層的記憶體堆疊,其中每一層包含至少兩子層。接著形成一有機遮罩於記憶體堆疊之上,並在該有機遮罩之上形成一具有頂部層與側壁層的硬式遮罩,然後將硬式遮罩的側壁層移除而留下硬式遮罩的頂部層,接著修整有機遮罩、蝕刻記憶體堆疊,如此而使未被有機遮罩覆蓋之記憶體堆疊的部分蝕刻至複數層中之一層厚度之深度。形成硬式遮罩、移除側壁層、修整有機遮罩、以及蝕刻基板等步驟係重複複數次。
在本發明之另一實施例中,提供一種用以在基板蝕刻梯級狀構造的設備。本發明提供一種電漿處理室,包含腔室壁,其構成一電漿處理室封閉區;夾盤,在電漿處理室封閉區內支撐以及夾持基板;壓力調節器,用以調節電漿處理室封閉區內的壓力;至少一電極或線圈,提供電源至電漿處理室封閉區以維持電漿;氣體入口,用以供應氣體進入電漿處理室封閉區;以及氣體出口,從電漿處理室封閉區抽出氣體。一氣體源係與氣體入口流體相通且其包含一硬式遮罩沉積氣體源、一硬式遮罩側壁移除氣體源、一有機遮罩修整氣體源,以及一基板蝕刻氣體源。一控制器係以可控制的方式連接至氣體源、夾盤、以及至少一電極或線圈。該控制器包含至少一處理器以及非暫存的電腦可讀取媒體。該電腦可讀取媒體包含用以夾持具有有機遮罩的基板至夾盤之電腦可讀取碼、用以形成硬式遮罩於有機遮罩之上的電腦可讀取碼、用以移除硬式遮罩之側壁層而留下硬式遮罩之頂部層之電腦可讀取碼、用以修整有機遮罩之電腦可讀取碼、用以蝕刻基板之電腦可讀取碼以及用以重複執行包含下列步驟複數次之電腦可讀取碼:形成硬式遮罩、移除側壁層、修整有機遮罩、移除硬式遮罩、以及蝕刻基板,其中該用以形成硬式遮罩於有機遮罩之上的電腦可讀取碼包含用以使硬式遮罩沉積氣體自該硬式遮罩沉積氣體源流入該電漿處理室之電腦可讀取碼、用以自該硬式遮罩沉積氣體中形成電漿之電腦可讀取碼、用以供應偏壓之電腦可讀取碼、以及用以停止硬式遮罩沉積氣體之電腦可讀取碼,而該用以移除硬式遮罩之側壁層而留下硬式遮罩之頂部層之電腦可讀取碼包含用以使硬式遮罩側壁移除氣體自硬式遮罩側壁移除氣體源流入電漿處理室之電腦可讀取碼、用以自硬式遮罩側壁移除氣體中形成電漿之電腦可讀取碼、以及用以停止硬式遮罩側壁移除氣體之電腦可讀取碼,而該用以修整有機遮罩之電腦可讀取碼包含用以使有機遮罩修整氣體自有機遮罩修整氣體源流入電漿處理室之電腦可讀取碼、用以自有機遮罩修整氣體形成電漿之電腦可讀取碼、以及用以停止有機遮罩修整氣體之電腦可讀取碼,另外該用以蝕刻基板之電腦可讀取碼包含用以使基板蝕刻氣體自基板蝕刻氣體源流入電漿處理室之電腦可讀取碼、用以自基板蝕刻氣體中形成電漿之電腦可讀取碼、以及用以停止基板蝕刻氣體之電腦可讀取碼。
在本發明之另一實施例中,提供一種製作三維記憶體結構的方法。本發明設置一含有複數層的記憶體堆疊,其中每一層包含至少兩子層,並於記憶體堆疊之上形成一有機遮罩,而在該有機遮罩之上形成一具有頂部層與側壁層的硬式遮罩。接著移除硬式遮罩的側壁層而留下硬式遮罩的頂部層、修整有機遮罩、移除硬式遮罩並蝕刻記憶體堆疊,如此而將未被有機遮罩覆蓋之記憶體堆疊的多個部分蝕刻至該複數層其中一層厚度之深度。此等形成硬式遮罩、移除側壁層、修整有機遮罩、移除硬式遮罩、以及蝕刻基板的步驟係重複複數次。
在本發明之另一實施例中,提供一種用以在基板蝕刻梯級狀構造的設備。本發明係設置一電漿處理室,包含一腔室壁,構成一電漿處理室封閉區;夾盤,用以在電漿處理室封閉區內支撐以及夾持基板;壓力調節器,調節電漿處理室封閉區內的壓力;至少一電極或線圈,提供電源至電漿處理室封閉區以維持電漿;氣體入口,供應氣體進入電漿處理室封閉區;以及氣體出口,用以從電漿處理室封閉區抽出氣體。一氣體源係與該氣體入口流體相通且包含一硬式遮罩沉積氣體源、一硬式遮罩側壁移除氣體源、一有機遮罩修整氣體源以及一基板蝕刻氣體源。一控制器係以可控制的方式連接至氣體源、夾盤、以及至少一電極或線圈。該控制器包含至少一處理器以及非暫存的電腦可讀取媒體。該電腦可讀取媒體包含用以夾持一具有有機遮罩的基板至夾盤之電腦可讀取碼;用以形成一硬式遮罩於該有機遮罩之上的電腦可讀取碼;用以移除硬式遮罩之側壁層而留下硬式遮罩之頂部層之電腦可讀取碼;用以修整有機遮罩之電腦可讀取碼;用以移除硬式遮罩之電腦可讀取碼;用以蝕刻基板之電腦可讀取碼,以及用以重複執行包含下列步驟複數次之電腦可讀取碼:形成硬式遮罩、移除側壁層、修整有機遮罩、以及蝕刻該基板。其中該用以形成一硬式遮罩於該有機遮罩之上的電腦可讀取碼包含用以使硬式遮罩沉積氣體自該硬式遮罩沉積氣體源流入該電漿處理室之電腦可讀取碼、用以自該硬式遮罩沉積氣體中形成電漿之電腦可讀取碼、用以供應偏壓之電腦可讀取碼、以及用以停止硬式遮罩沉積氣體之電腦可讀取碼,而該用以移除硬式遮罩之側壁層而留下硬式遮罩之頂部層之電腦可讀取碼包含用以使硬式遮罩側壁移除氣體自硬式遮罩側壁移除氣體源流入電漿處理室之電腦可讀取碼、用以自硬式遮罩側壁移除氣體中形成電漿之電腦可讀取碼以及用以停止該硬式遮罩側壁移除氣體之電腦可讀取碼。該用以修整有機遮罩之電腦可讀取碼則包含用以使有機遮罩修整氣體自有機遮罩修整氣體源流入電漿處理室之電腦可讀取碼、用以自有機遮罩修整氣體中形成電漿之電腦可讀取碼、用以停止有機遮罩修整氣體之電腦可讀取碼。該用以移除硬式遮罩之電腦可讀取碼包含用以使硬式遮罩移除氣體自硬式遮罩移除氣體源流入電漿處理室之電腦可讀取碼、用以自硬式遮罩移除氣體中形成電漿之電腦可讀取碼以及用以停止硬式遮罩移除氣體之電腦可讀取碼。該用以蝕刻基板之電腦可讀取碼則包含用以使基板蝕刻氣體自基板蝕刻氣體源流入電漿處理室之電腦可讀取碼、用以自基板蝕刻氣體中形成電漿之電腦可讀取碼、用以停止基板蝕刻氣體之電腦可讀取碼。
本發明的這些以及其他特徵將搭配以下圖示與詳細的發明內容來詳述。
本發明現將藉由參考隨附圖示所示之一些它的較佳實施例加以詳細說明。在以下敘述中,為達徹底了解本發明而闡明眾多具體細節。然而,對於熟習本技術者,顯然當知本發明可在不具備該等具體細節之若干部份或全部的狀況下實行。在其他情況中,為避免不必要的混淆本發明,不加以詳細描述眾所皆知的處理步驟以及/或結構。
為了幫助了解,圖1為概略的處理流程圖,其可用在本發明的實施例中而在基板形成梯級狀構造。首先在基板上方形成一有機遮罩 (步驟104)。接著在該有機遮罩上方形成一硬式遮罩,其中該硬式遮罩具有一頂部層以及一側壁層(步驟108)。然後移除該硬式遮罩的側壁層,而留下硬式遮罩的頂部層(步驟112)。接著修整該有機遮罩,其中硬式遮罩的頂部層係保護有機遮罩之頂部,使之免於遭受蝕刻(步驟116)。然後對基板蝕刻以形成梯級(步驟120)。重複步驟108至120直到完成梯級狀構造為止(步驟124)。 範例
在本發明之實施方法的實例中,蝕刻一梯級狀記憶體陣列。在此記憶體陣列中,記憶體堆疊形成於一晶圓上。圖2A為複數層之記憶體堆疊204的橫剖面圖,該記憶體堆疊204形成於晶圓208之上。在此實施例中,複數之記憶體堆疊中的每一記憶體堆疊均是由以一多晶矽層212以及位於其上之一二氧化矽層(SiO2
) 216的雙層體所形成。有機遮罩220形成於記憶體堆疊204之上。該有機遮罩可為一光阻遮罩,其係利用旋轉塗佈處理以及光微影圖案化步驟所形成。在替代例中,有機遮罩可為使用旋轉塗佈處理或其他方式應用的有機層而不需要進行光微影圖案化。
晶圓208可設置在處理設備內以執行隨後的步驟。圖3說明可用於本發明之實施例中的處理設備。圖3為電漿處理系統300的示意圖,包含電漿處理工具301。電漿處理工具301為感應耦合式電漿蝕刻工具且包含其中設有電漿處理室304的電漿反應器302。變壓器耦合電漿(TCP)電源控制器350以及偏壓電源控制器355分別控制會影響在電漿處理室304內形成電漿324之TCP電源供應器351以及偏壓電源供應器356。
TCP電源控制器350將TCP電源供應器351設定在一設定值,該TCP電源供應器351用以將被TCP匹配網路352調整過之在13.56MHz之射頻信號供應至位在鄰近於電漿處理室304的TCP線圈353。射頻透明窗354乃用以將TCP線圈353與電漿處理室304分開,而能使能量從TCP線圈353傳遞至電漿處理室304。
偏壓電源控制器355將偏壓電源供應器356設定在一設定值,該偏壓電源供應器356用以將被偏壓匹配網路357調整過的射頻信號供應至位在電漿處理室304內的夾盤電極308,而在夾盤電極308上方產生直流(DC)偏壓,該夾盤電極308用於接收處理中的晶圓306,例如半導體晶圓工作件。
氣體供應機構或氣體源310包含透過氣體歧管部317而連接的一或多個氣體源316,以將處理期間所需之適當的化學物質供應至電漿處理室304的內部。抽氣機構318包含壓力控制閥319以及抽氣泵320,並且將粒子從電漿處理室304內移除以及維持電漿處理室304內特定的壓力。
溫度控制器380藉由控制冷卻電源供應器384來控制設置在夾盤電極308內之冷卻循環系統的溫度。電漿處理系統亦包含電性控制電路370。電漿處理系統亦可具有端點偵測器。此感應耦合式系統之一實例係為由Lam Research Corporation of Fremont, CA所建置的Kiyo系統,除了介電與有機材料之外,其更用於蝕刻矽、多晶矽以及導電層。在本發明之其他實施例中,可使用電容耦合式系統。
圖4A以及4B說明電腦系統400,其適合用以實現本發明實施例中所使用之控制電路370的控制器。圖4A顯示電腦系統之可能的一實際類型。當然,電腦系統可具有許多實際類型,範圍從積體電路、印刷電路板以及小型手持裝置、上至大型的超級電腦。電腦系統400包含螢幕402、顯示器404、機殼406、碟片裝置408、鍵盤410以及滑鼠412。抽取式磁碟414為電腦可讀取媒體,用以將資料傳送進出電腦系統400。
圖4B為電腦系統400之方塊圖的實例。各式各樣的子系統連接至系統匯流排420。一或多個處理器422(亦稱作中央處理單元,或CPU)係連接至儲存裝置,包含記憶體424。記憶體424包含隨機存取記憶體(RAM)以及唯讀記憶體(ROM)。如在此技術領域中所熟知的,ROM用於將資料和指令單方向地傳送至CPU,而RAM典型地用於以雙向的方式傳送資料和指令。這兩種記憶體類型皆可包含以下敘述之電腦可讀取媒體中之任一合適者。固定式磁碟426亦雙向地連接至CPU 422,其提供額外的資料儲存容量且亦可包含以下敘述之電腦可讀取媒體中之任一者。固定式磁碟426可用於儲存程式、資料等等,且通常為次要儲存媒體(例如硬碟)而慢於主要儲存媒體。吾人將察知,保留在固定式磁碟426內的資訊在適當的狀況下,可以標準的方式包含在記憶體424中而當作虛擬記憶體。抽取式磁碟414可以是以下敘述之電腦可讀取媒體中之任一者的形式。
CPU 422亦連接至各種輸入/輸出裝置,例如顯示器404、鍵盤410、滑鼠412、以及揚聲器430。一般而言,輸入/輸出裝置可為下列任一者:影像顯示器、軌跡球、滑鼠、鍵盤、麥克風、觸控式顯示器、訊號轉換讀卡機、磁帶或紙帶閱讀機、輸入板、觸控筆、語音或手寫辨識裝置、生物識別讀取裝置或其他電腦。CPU 422可使用網路介面440任意地連接至另一電腦或遠程通信網路。利用此網路介面,預期在執行上述方法步驟期間,CPU可接收來自網路的資訊或可輸出資訊至網路。此外,本發明之實施方法可單獨地在CPU 422上執行或可在網路上執行,例如以網際網路聯合遠端CPU共同執行而分攤部分的資料處理。
此外,本發明之實施例更關於含有電腦可讀取媒體之電腦儲存產品,該電腦可讀取媒體具有電腦可讀取碼於其中,以執行各種由電腦所實現之操作。該媒體以及電腦可讀取碼可以是那些為達本發明之目的而特別設計與建構的,或可以是那些對於電腦軟體領域中具有通常知識者所熟知而可得的。實體且非暫存的電腦可讀取媒體之實例包含但不限於:磁性媒體如:硬碟、軟性磁碟、及磁帶;光學媒體如:唯讀光碟(CD-ROMs)以及全像裝置;磁-光媒體如:軟磁光碟;以及特別用以儲存與執行程式碼的硬體裝置,例如:特殊用途積體電路(ASICs)、可程式邏輯裝置(PLDs)以及唯讀記憶體(ROM)與隨機存取記憶體(RAM)裝置。電腦可讀取碼的實例包含,例如由編譯器所產生的機械碼,以及含有更高階編碼的檔,其由使用直譯器的電腦所執行。電腦可讀取媒體亦可為電腦可讀取碼,其由以載波體現之電腦資料信號傳輸並且表現成處理器可執行的一連串的指令。
在此實例中,如圖2B所示,在施加硬式遮罩前執行第一梯級的蝕刻,形成梯級224。在有機遮罩之上形成硬式遮罩。圖2C為記憶體堆疊204的橫剖面圖,硬式遮罩層228已在記憶體堆疊204之上形成。硬式遮罩層228具有形成於有機遮罩220頂部之上的頂部層232以及形成於有機遮罩220之側壁上的側壁層236。較佳地,硬式遮罩層228之頂部層232的厚度宜大於硬式遮罩層228 之側壁層236的厚度。雖然專利圖式普遍不繪示出比例關係,但圖2C之繪示係說明在此例中,硬式遮罩層228之頂部層232的厚度較佳為硬式遮罩層228之側壁層236的至少兩倍厚度。形成硬式遮罩層228之配方的一例係使用10 mTorr的壓力。13.56MHz的射頻功率源提供300 W的TCP電源。偏壓源提供75 V的偏壓。氣體源提供含有50 sccm四氯化矽以及100 sccm 氧的硬式遮罩沉積氣體。吾人應注意偏壓係在硬式遮罩層228形成時提供。偏壓促使頂部層232之厚度至少為側壁層236之厚度的兩倍。
接著移除硬式遮罩的側壁層而留下硬式遮罩的頂部層(步驟112)。圖2D為已移除硬式遮罩層228的側壁層後之堆疊的橫剖面圖。如可見,硬式遮罩層228的頂部層232留下。移除側壁層時頂部層232可能變薄,但頂部層232保持完好如同完整的層體而完全地覆蓋每一有機遮罩220之頂部。相對於側壁層而具有較厚的頂部層232可促使實現此目的。在用以移除側壁之配方的一例中係供應50 mTorr的壓力。射頻功率源在13.56MHz提供1000W的TCP電源。本發明並提供含有100 sccm六氟化硫與100 sccm氬的側壁移除氣體。
接著進行修整有機遮罩(步驟116)。圖2E為修整有機遮罩後該堆疊的橫剖面圖。硬式遮罩層228的材料必須完全不同於有機遮罩220,而在使硬式遮罩層228之蝕刻最小化的情況下使有機遮罩220可被高選擇性地修整或蝕刻。此種硬式遮罩材料的例子為二氧化矽、氮化矽、碳化矽以及此等的化合物。由於在此實施例中,硬式遮罩層228的頂部層232完全覆蓋有機遮罩220的頂部,因此在修整處理期間有機遮罩不會變薄。該有機遮罩的修整形成了一頂壁238,其為硬式遮罩層之頂部層的一部分,而在該頂壁238之下的有機遮罩已被修整完,因此在頂壁238下方沒有有機遮罩,進而使頂壁238形成了一懸臂。在用以修整有機遮罩的配方實例中,係供應20 mTorr的壓力。射頻功率源提供1000W的TCP電源。含有200 sccm氧氣以及20 sccm氮氣的遮罩修整氣體乃流入腔室。
接著使用該有機遮罩作為一遮罩來蝕刻梯級(步驟120)。圖2F為已蝕刻梯級後之堆疊的橫剖面圖,因此現在存在第一梯級240以及第二梯級244。在第二梯級244的蝕刻期間,第一梯級240被蝕刻的更深。在此實施例中硬式遮罩層被蝕刻完畢。這是因為,在此實施例中,硬式遮罩層與記憶體堆疊204之間存在很小的蝕刻選擇性,且由於需要快速地將梯級上方的硬式遮罩之部份蝕刻完畢。較佳地,相對於有機遮罩,蝕刻過程可選擇性地蝕刻記憶體堆疊204,因此僅有最小部分的有機遮罩被蝕刻掉。在具有二氧化矽基層之記憶體堆疊中,用於蝕刻梯級之配方的實例係使用以六氟丁二烯與氧為基礎的蝕刻氣體。因為可能蝕刻許多不同的基板,在蝕刻處理中可能使用許多不同的化學物質。
接著在此步驟判定需要額外的梯級(步驟124),因此在該有機遮罩之上形成一新的硬式遮罩層(步驟108)。圖2G為該堆疊的橫剖面圖,而硬式遮罩層248則沉積於有機遮罩220之上。如圖2H所示,移除硬式遮罩層248的側壁(步驟112)。如圖2I所示,修整有機遮罩220(步驟116)而形成懸臂式硬式遮罩層頂壁。如圖2J所示,蝕刻多個梯級(步驟120),除了進一步蝕刻第一梯級240與第二梯級244之外,還形成額外的第三梯級252。
接著在此步驟判定需要額外的梯級(步驟124),因此在有機遮罩之上形成新的硬式遮罩層(步驟108)。圖2K為一堆疊的橫剖面圖而硬式遮罩層256沉積於有機遮罩220之上。如圖2L所示,移除硬式遮罩層256的側壁(步驟112)。如圖2M所示,修整有機遮罩220(步驟116)而形成懸臂式硬式遮罩層頂壁。如圖2N所示,蝕刻多個梯級(步驟120),除了進一步蝕刻第三梯級252、第一梯級240與第二梯級244之外,還形成額外的第四梯級260。
若不需要額外的梯級(步驟124),結束循環處理。為了進一步處理,可提供額外的步驟。舉例來說,如圖2O所示,可剝除有機遮罩220,形成具有將頂部層計算在內共五梯級的記憶體堆疊。例如剝除有機遮罩的額外步驟,可在基板移出腔室之前於同一腔室中完成,或將基板移出腔室再執行額外步驟。此實施例可讓硬式遮罩的形成、側壁的移除、有機遮罩的修整以及基板的蝕刻等都在同一腔室中進行,因此可於所有步驟中使用相同的電漿反應器、電源供應器、線圈/電極以及夾盤電極。
由於此處理能修整有機遮罩、但不使有機遮罩變薄,因此可設置大量的梯級。此循環較佳宜重複至少三次,因此至少設置5梯級。更佳地,在單一有機遮罩形成處理中可設置至少8梯級。尤更佳地,使用一單一有機遮罩處理可設置超過20梯級。在其他實施例中,梯級可在一或多個方向上形成。在一實例中乃產生32梯級的梯級狀構造。
在其他實施例中,待蝕刻的基板可以其他材料製成。基板可為一片固態的單一材料。在較佳的實施例中,基板包含複數層,其中每一層包含至少兩子層,其用以形成基板之記憶體堆疊。在一實例中,至少一子層為矽,例如多晶矽。在另一實例中,每一層包含三子層。
為幫助了解,圖5為一處理之高階流程圖,其可用於本發明的另一實施例中,而在基板內形成梯級狀構造。首先在基板上方形成一有機遮罩(步驟504)。接著在該有機遮罩上方形成一硬式遮罩,其中該硬式遮罩具有一頂部層以及一側壁層(步驟508)。然後移除該硬式遮罩的側壁層,而留下該硬式遮罩的頂部層(步驟512)。接著修整該有機遮罩,其中該硬式遮罩的頂部層乃保護有機遮罩之頂部,使之免於遭受蝕刻(步驟516)。然後移除該硬式遮罩(步驟517)。接著去除該有機遮罩的殘留物(步驟518)。去殘留物的過程移除了可能在有機遮罩上形成的底腳(foot)。基板稍後被蝕刻而形成梯級(步驟520)。重複步驟508至步驟520直到完成梯級狀構造為止(步驟524)。 範例
在本發明之實施方法的實例中,蝕刻一梯級狀記憶體陣列。在此記憶體陣列中,記憶體堆疊在晶圓之上形成。圖6A為複數層之記憶體堆疊604的橫剖面圖,該記憶體堆疊604在晶圓608之上形成。在此實施例中,複數之記憶體堆疊中的每一記憶體堆疊的形成方式為以多晶矽層612上具有二氧化矽層(SiO2)616的雙層體所形成。有機遮罩620係形成於記憶體堆疊604之上。該有機遮罩可為一光阻遮罩,其係利用旋轉塗佈處理以及光微影圖案化步驟所形成。在替代例中,該有機遮罩可為使用旋轉塗佈處理或其他方式的有機層,而不需要光微影圖案化步驟。
晶圓608可設置在例如圖3所示之電漿處理系統的處理設備內,以執行隨後的步驟。
在此實例中,如圖6B所示,在施加硬式遮罩前執行第一梯級的蝕刻,形成梯級624。一硬式遮罩乃形成於該有機遮罩之上。圖6C為記憶體堆疊604的橫剖面圖,硬式遮罩層628已在記憶體堆疊604之上形成。硬式遮罩層628具有形成於有機遮罩620頂部之上的頂部層632以及形成於有機遮罩620之側壁上的側壁層636。較佳地,硬式遮罩層628之頂部層632的厚度宜大於硬式遮罩層628之側壁層636的厚度。雖然專利圖式普遍不繪示出比例關係,但圖6C繪示說明在此例中,較佳為硬式遮罩層628之頂部層632之厚度係宜為硬式遮罩層628之側壁層636的至少兩倍厚度。用以形成硬式遮罩層628的配方之一實例使用10 mTorr的壓力。13.56MHz的射頻功率源提供300 W的TCP電源。偏壓源提供75 V的偏壓。氣體源提供含有50 sccm四氯化矽以及100 sccm 氧的硬式遮罩沉積氣體。吾人應注意偏壓係在形成硬式遮罩層628時提供。偏壓促使頂部層632的厚度至少為側壁層636的兩倍。
接著進行移除硬式遮罩的側壁層而留下硬式遮罩的頂部層(步驟512)。圖6D為已移除硬式遮罩層628的側壁層後之堆疊的橫剖面圖。如可見,硬式遮罩層628的頂部層632留下。在進行側壁層移除時,頂部層632可能變薄,但頂部層632仍保持完好如同完整的層體而完全地覆蓋每一有機遮罩620之頂部。相對於側壁層,具有較厚的頂部層632可促使實現此目的。在用以移除側壁層的配方之一實例中乃供應50 mTorr的壓力。射頻功率源提供在13.56MHz之1000W的TCP電源。該例並提供含有100 sccm六氟化硫與100 sccm氬的側壁層移除氣體。
接著修整有機遮罩(步驟516)。圖6E為修整有機遮罩後,堆疊的橫剖面圖。硬式遮罩層628的材料必須充分不同於有機遮罩620,而在讓硬式遮罩層628之蝕刻最小化的情況下,使有機遮罩620可被高選擇性地修整或蝕刻。此硬式遮罩材料的實例為二氧化矽,氮化矽,碳化矽,以及此等的化合物。由於在此實施例中硬式遮罩層628的頂部層632完全覆蓋有機遮罩620的頂部,因此有機遮罩層628在修整處理期間不會變薄。該有機遮罩的修整形成了頂壁638,其為硬式遮罩層之頂部層的一部分,在該頂壁638之下的有機遮罩已被修整完,因此在頂壁638下方不再有有機遮罩,因而此頂壁構成了一懸臂。在用以修整有機遮罩的配方實例中,供應20 mTorr的壓力。射頻功率源提供1000W的TCP電源。含有200 sccm氧氣以及20 sccm氮氣的遮罩修整氣體流入腔室。
接著移除該硬式遮罩(步驟517)。圖6F為移除硬式遮罩後之堆疊的橫剖面圖。用以移除硬式遮罩的配方實例供應5 mTorr的壓力。200 sccm四氟化碳的硬式遮罩移除氣體流從氣體源提供。射頻功率源提供800W的TCP電源。0V的偏壓供應。此處理持續20秒鐘。硬式遮罩的移除修整了光阻,而從光阻的部分形成底腳611。
接著提供去殘留物的處理(步驟518)。去殘留物的處理移除了光阻的底腳。圖6G為藉由去殘留物處理而移除底腳後之堆疊的橫剖面圖。用於去殘留物處理的配方係供應30 mTorr的壓力。含有200 sccm氧與20 sccm氮的去殘留物氣體流由氣體源提供。射頻功率源提供1600W的TCP電源。0V的偏壓供應。此處理持續5秒鐘。去殘留物處理係從有機遮罩的部分移除了底腳。
接著使用該有機遮罩作為一遮罩來蝕刻梯級(步驟520)。圖6H為已蝕刻梯級後堆疊的橫剖面圖,因此現在存在第一梯級640以及第二梯級644。在第二梯級644的蝕刻期間,第一梯級640被蝕刻的更深。
在另一實施例中,乃將硬式遮罩層同時地蝕刻完畢而並非在先前的步驟中完成。在該種實施例中,由於需要快速地把梯級上方的硬式遮罩之部份蝕刻完畢,因此在硬式遮罩層與記憶體堆疊604之間存在微小的蝕刻選擇性。
較佳地,相對於有機遮罩,該蝕刻能選擇性地蝕刻記憶體堆疊604,而使有機遮罩的蝕刻最小化。在具有二氧化矽基層的記憶體堆疊中,用以蝕刻梯級的一配方實例使用以六氟丁二烯與氧為基礎的蝕刻氣體。因為可能蝕刻許多不同的基板,在蝕刻處理中可能使用許多不同的化學物質。
此階段判定需要額外的梯級(步驟524),因此在該有機遮罩之上形成新的硬式遮罩層(步驟508)。圖6I為該堆疊的橫剖面圖而硬式遮罩層648沉積於有機遮罩620之上。如圖6J所示,移除硬式遮罩層648的側壁(步驟512)。如圖6K所示,修整有機遮罩620(步驟516)而形成懸臂式硬式遮罩層頂壁。如圖6L所示,移除硬式遮罩,而形成光阻底腳613。如圖6M所示,有機遮罩的去殘留物處理(步驟518)移除了底腳。如圖6N所示,蝕刻多個梯級(步驟520),除了進一步蝕刻第一梯級640與第二梯級644之外,還形成額外的第三梯級652。
此階段判定需要額外的梯級(步驟524),因此在該有機遮罩之上形成新的硬式遮罩層(步驟508)。圖6O為該堆疊的橫剖面圖而硬式遮罩層656沉積於有機遮罩620之上。如圖6P所示,移除硬式遮罩層656的側壁(步驟512)。如圖6Q所示,修整有機遮罩620(步驟516)而形成懸臂式硬式遮罩層頂壁。如圖6R所示,移除該硬式遮罩,而形成光阻底腳615。如圖6S所示,有機遮罩的去殘留物處理(步驟518)移除了底腳615。如圖6T所示,蝕刻多個梯級(步驟520),除了進一步蝕刻第三梯級652、第一梯級640與第二梯級644之外,還形成額外的第四梯級660。
若不需要額外的梯級(步驟524),便可結束循環處理。為了進一步處理,可提供額外的步驟。舉例來說,如圖6U所示,可剝除有機遮罩620,形成具有將頂部層計算在內共五梯級的記憶體堆疊。額外步驟例如剝除有機遮罩,可在基板移出腔室之前於相同腔室中完成,或將基板移出腔室再執行額外步驟。此實施例能使形成硬式遮罩、移除側壁、修整有機遮罩,以及蝕刻待執行的基板等步驟都在相同的腔室中進行,因此在所有步驟中都是使用相同的電漿反應器、電源供應器、線圈/電極以及夾盤電極。
由於本處理能修整有機遮罩而不使有機遮罩變薄,因此可設置大量的梯級。較佳地,該循環宜重複至少三次,從而至少設置5梯級。更佳地,在單一有機遮罩形成處理中可設置至少8梯級。尤佳地,可使用單一有機遮罩處理設置超過20梯級。在其他實施例中,梯級可在一或多個方向形成。在一實例中,乃產生32梯級的梯級狀構造。
在其他實施例中,待蝕刻的基板可以其他材料所製成。基板可為一片固態的單一材料。在較佳的實施例中,基板包含複數層,其中每一層包含至少兩子層,其用以形成基板之記憶體堆疊。在一實例中,至少一子層為矽,例如多晶矽。在另一實例中,每一層包含三子層。
雖然已根據數個較佳的實施例加以敘述說明本發明,但對本發明之修改、變更以及各種替代均等物落入本發明之範圍。吾人亦應注意本發明存在許多實現本發明之方法與裝置的替代方式。因此本發明人意欲將以下隨附請求項解釋成包含所有此種落入本發明之實質精神及範圍內的修改、變更以及各種替代均等物。
104、108、112、116、120、124‧‧‧步驟
204‧‧‧記憶體堆疊
208‧‧‧晶圓
212‧‧‧多晶矽層
216‧‧‧二氧化矽層
220‧‧‧有機遮罩
224‧‧‧梯級
228‧‧‧硬式遮罩層
232‧‧‧頂部層
236‧‧‧側壁層
238‧‧‧頂壁
240‧‧‧第一梯級
244‧‧‧第二梯級
248‧‧‧硬式遮罩層
252‧‧‧第三梯級
256‧‧‧硬式遮罩層
260‧‧‧第四梯級
300‧‧‧電漿處理系統
301‧‧‧電漿處理裝設備
302‧‧‧電漿反應器
304‧‧‧電漿處理室
306‧‧‧晶圓
308‧‧‧夾盤電極
310‧‧‧氣體供應機構
316‧‧‧氣體源
317‧‧‧氣體歧管部
318‧‧‧抽氣機構
319‧‧‧壓力控制閥
320‧‧‧抽器泵
324‧‧‧電漿
350‧‧‧TCP電源控制器
351‧‧‧TCP電源供應器
352‧‧‧TCP匹配網路
353‧‧‧TCP線圈
354‧‧‧窗口
355‧‧‧偏壓電源控制器
356‧‧‧偏壓電源供應器
357‧‧‧偏壓匹配網路
370‧‧‧電性控制電路
380‧‧‧溫度控制器
384‧‧‧冷卻電源供應器
400‧‧‧電腦系統
402‧‧‧螢幕
404‧‧‧顯示器
406‧‧‧機殼
408‧‧‧碟片裝置
410‧‧‧鍵盤
412‧‧‧滑鼠
414‧‧‧抽取式磁碟
420‧‧‧系統匯流排
422‧‧‧處理器
424‧‧‧記憶體
426‧‧‧固定式磁碟
430‧‧‧揚聲器
440‧‧‧網路介面
504、508、512、516、517、518、520、524‧‧‧步驟
604‧‧‧記憶體堆疊
608‧‧‧晶圓
611‧‧‧底腳
612‧‧‧多晶矽層
613‧‧‧底腳
615‧‧‧底腳
616‧‧‧二氧化矽層
620‧‧‧有機遮罩
624‧‧‧梯級
62‧‧‧硬式遮罩層
632‧‧‧頂部層
636‧‧‧側壁層
638‧‧‧頂壁
640‧‧‧第一梯級
644‧‧‧第二梯級
648‧‧‧硬式遮罩層
652‧‧‧第三梯級
660‧‧‧第四梯級
204‧‧‧記憶體堆疊
208‧‧‧晶圓
212‧‧‧多晶矽層
216‧‧‧二氧化矽層
220‧‧‧有機遮罩
224‧‧‧梯級
228‧‧‧硬式遮罩層
232‧‧‧頂部層
236‧‧‧側壁層
238‧‧‧頂壁
240‧‧‧第一梯級
244‧‧‧第二梯級
248‧‧‧硬式遮罩層
252‧‧‧第三梯級
256‧‧‧硬式遮罩層
260‧‧‧第四梯級
300‧‧‧電漿處理系統
301‧‧‧電漿處理裝設備
302‧‧‧電漿反應器
304‧‧‧電漿處理室
306‧‧‧晶圓
308‧‧‧夾盤電極
310‧‧‧氣體供應機構
316‧‧‧氣體源
317‧‧‧氣體歧管部
318‧‧‧抽氣機構
319‧‧‧壓力控制閥
320‧‧‧抽器泵
324‧‧‧電漿
350‧‧‧TCP電源控制器
351‧‧‧TCP電源供應器
352‧‧‧TCP匹配網路
353‧‧‧TCP線圈
354‧‧‧窗口
355‧‧‧偏壓電源控制器
356‧‧‧偏壓電源供應器
357‧‧‧偏壓匹配網路
370‧‧‧電性控制電路
380‧‧‧溫度控制器
384‧‧‧冷卻電源供應器
400‧‧‧電腦系統
402‧‧‧螢幕
404‧‧‧顯示器
406‧‧‧機殼
408‧‧‧碟片裝置
410‧‧‧鍵盤
412‧‧‧滑鼠
414‧‧‧抽取式磁碟
420‧‧‧系統匯流排
422‧‧‧處理器
424‧‧‧記憶體
426‧‧‧固定式磁碟
430‧‧‧揚聲器
440‧‧‧網路介面
504、508、512、516、517、518、520、524‧‧‧步驟
604‧‧‧記憶體堆疊
608‧‧‧晶圓
611‧‧‧底腳
612‧‧‧多晶矽層
613‧‧‧底腳
615‧‧‧底腳
616‧‧‧二氧化矽層
620‧‧‧有機遮罩
624‧‧‧梯級
62‧‧‧硬式遮罩層
632‧‧‧頂部層
636‧‧‧側壁層
638‧‧‧頂壁
640‧‧‧第一梯級
644‧‧‧第二梯級
648‧‧‧硬式遮罩層
652‧‧‧第三梯級
660‧‧‧第四梯級
本發明藉由隨附圖示之圖形的示範例(而非限制)加以說明,而其中相似的參考符號表示相似的元件,且其中:
圖1為概略的處理流程圖,其可用於本發明的實施例中。
圖 2A至2O為根據本發明之實施例形成的記憶體堆疊之橫剖面示意圖。
圖 3為電漿處理室的示意圖,該電漿處理室可用於實行本發明。
圖4A至4B說明電腦系統,其適用於實現在本發明實施例中所使用的控制器。
圖5為概略的處理流程圖,其可用於本發明的另一實施例中。
圖6A至6U為根據本發明之實施例形成的記憶體堆疊之橫剖面示意圖。
104‧‧‧步驟
108‧‧‧步驟
112‧‧‧步驟
116‧‧‧步驟
120‧‧‧步驟
124‧‧‧步驟
Claims (17)
- 一種在基板中形成梯級狀構造的方法,該基板係位於一有機遮罩之下,其步驟包含: a) 形成具有一頂部層與一側壁層的一硬式遮罩於該有機遮罩的頂部及側壁之上; b) 移除該硬式遮罩的該側壁層而留下該硬式遮罩的該頂部層; c) 修整該有機遮罩; d) 蝕刻該基板,且此步驟蝕刻掉該硬式遮罩的該頂部層;以及 e) 重複步驟a至d複數次,而形成該梯級狀構造。
- 如申請專利範圍第1項之在基板中形成梯級狀構造的方法,其中該硬式遮罩之該頂部層的厚度係大於該硬式遮罩之該側壁層的厚度。
- 如申請專利範圍第2項之在基板中形成梯級狀構造的方法,其中該修整該有機遮罩的步驟乃形成一頂壁,該頂壁乃從該硬式遮罩之該頂部層所形成,其中位在該頂壁下方的該有機遮罩已被修整掉。
- 如申請專利範圍第3項之在基板中形成梯級狀構造的方法,其中該頂部層之厚度為該側壁層之厚度的至少兩倍。
- 如申請專利範圍第4項之在基板中形成梯級狀構造的方法,其中該重複步驟a-d的步驟係重複至少三次。
- 如申請專利範圍第5項之在基板中形成梯級狀構造的方法,其中步驟a-e係在一單一的電漿處理室內執行。
- 如申請專利範圍第6項之在基板中形成梯級狀構造的方法,其中該基板包含複數層,其中每一層包含至少兩子層,其中該至少兩子層中至少一者為氧化矽層。
- 如申請專利範圍第1項之在基板中形成梯級狀構造的方法,其中該修整該有機遮罩的步驟乃形成一頂壁,該頂壁乃從該硬式遮罩之該頂部層所形成,其中位在該頂壁下方的該有機遮罩已被修整掉。
- 如申請專利範圍第1項之在基板中形成梯級狀構造的方法,其中該頂部層之厚度為該側壁層之厚度的至少兩倍。
- 如申請專利範圍第1項之在基板中形成梯級狀構造的方法,其中該重複步驟a-d的步驟係重複至少三次。
- 如申請專利範圍第1項之在基板中形成梯級狀構造的方法,其中步驟a-e係在一單一的電漿處理室內執行。
- 一種在基板中形成梯級狀構造的方法,該基板係位於一有機遮罩之下,其步驟包含: a) 形成一硬式遮罩於該有機遮罩之上; b) 修整該有機遮罩; c) 蝕刻該基板;以及 d) 重複步驟a至c複數次,而形成該梯級狀構造。
- 如申請專利範圍第12項之在基板中形成梯級狀構造的方法,其中該蝕刻該基板的步驟蝕刻掉該硬式遮罩。
- 如申請專利範圍第12項之在基板中形成梯級狀構造的方法,其中該形成該硬式遮罩於該有機遮罩之上的步驟提供一偏壓。
- 如申請專利範圍第12項之在基板中形成梯級狀構造的方法,其中該重複步驟a-c的步驟係重複至少三次。
- 如申請專利範圍第12項之在基板中形成梯級狀構造的方法,其中步驟a-d係在一單一的電漿處理室內執行。
- 如申請專利範圍第12項之在基板中形成梯級狀構造的方法,其中該基板包含複數層,其中每一層包含至少兩子層,其中該至少兩子層中至少一者為一矽層。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/968,210 US8329051B2 (en) | 2010-12-14 | 2010-12-14 | Method for forming stair-step structures |
US13/186,255 US8535549B2 (en) | 2010-12-14 | 2011-07-19 | Method for forming stair-step structures |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201630060A true TW201630060A (zh) | 2016-08-16 |
TWI584360B TWI584360B (zh) | 2017-05-21 |
Family
ID=46199802
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW105117151A TWI584360B (zh) | 2010-12-14 | 2011-12-14 | 梯級狀構造之形成方法 |
TW100146204A TWI550699B (zh) | 2010-12-14 | 2011-12-14 | 梯級狀構造之形成方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW100146204A TWI550699B (zh) | 2010-12-14 | 2011-12-14 | 梯級狀構造之形成方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8535549B2 (zh) |
KR (1) | KR101888217B1 (zh) |
SG (2) | SG190345A1 (zh) |
TW (2) | TWI584360B (zh) |
WO (1) | WO2012082336A1 (zh) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8329051B2 (en) | 2010-12-14 | 2012-12-11 | Lam Research Corporation | Method for forming stair-step structures |
US9698157B2 (en) * | 2015-03-12 | 2017-07-04 | Kabushiki Kaisha Toshiba | Microstructure device and method for manufacturing the same |
US9673057B2 (en) | 2015-03-23 | 2017-06-06 | Lam Research Corporation | Method for forming stair-step structures |
KR102480002B1 (ko) * | 2015-09-23 | 2022-12-22 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법, 그리고 패턴 형성 방법 |
US9741563B2 (en) * | 2016-01-27 | 2017-08-22 | Lam Research Corporation | Hybrid stair-step etch |
US9997366B2 (en) * | 2016-10-19 | 2018-06-12 | Lam Research Corporation | Silicon oxide silicon nitride stack ion-assisted etch |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5532089A (en) | 1993-12-23 | 1996-07-02 | International Business Machines Corporation | Simplified fabrication methods for rim phase-shift masks |
JPH09146259A (ja) * | 1995-08-29 | 1997-06-06 | Ricoh Opt Ind Co Ltd | グラデーションマスクとその製造方法およびグラデーションマスクを用いた特殊表面形状の創成方法 |
US5967795A (en) * | 1995-08-30 | 1999-10-19 | Asea Brown Boveri Ab | SiC semiconductor device comprising a pn junction with a voltage absorbing edge |
JP2000091308A (ja) | 1998-09-07 | 2000-03-31 | Sony Corp | 半導体装置の製造方法 |
KR100297737B1 (ko) | 1998-09-24 | 2001-11-01 | 윤종용 | 반도체소자의 트렌치 소자 분리 방법 |
US20020086547A1 (en) | 2000-02-17 | 2002-07-04 | Applied Materials, Inc. | Etch pattern definition using a CVD organic layer as an anti-reflection coating and hardmask |
US6727158B2 (en) | 2001-11-08 | 2004-04-27 | Micron Technology, Inc. | Structure and method for forming a faceted opening and a layer filling therein |
TWI273637B (en) * | 2002-05-17 | 2007-02-11 | Semiconductor Energy Lab | Manufacturing method of semiconductor device |
US7601646B2 (en) | 2004-07-21 | 2009-10-13 | International Business Machines Corporation | Top-oxide-early process and array top oxide planarization |
US7396711B2 (en) | 2005-12-27 | 2008-07-08 | Intel Corporation | Method of fabricating a multi-cornered film |
US7662718B2 (en) * | 2006-03-09 | 2010-02-16 | Micron Technology, Inc. | Trim process for critical dimension control for integrated circuits |
JP5016832B2 (ja) * | 2006-03-27 | 2012-09-05 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
JP2008192708A (ja) * | 2007-02-01 | 2008-08-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2009170661A (ja) * | 2008-01-16 | 2009-07-30 | Toshiba Corp | 半導体装置の製造方法 |
NL1036891A1 (nl) * | 2008-05-02 | 2009-11-03 | Asml Netherlands Bv | Dichroic mirror, method for manufacturing a dichroic mirror, lithographic apparatus, semiconductor device and method of manufacturing therefor. |
JP5126076B2 (ja) | 2009-01-08 | 2013-01-23 | 富士通株式会社 | 位置測定装置、成膜方法並びに成膜プログラム及び成膜装置 |
JP5341529B2 (ja) | 2009-01-09 | 2013-11-13 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
JP2010192646A (ja) * | 2009-02-18 | 2010-09-02 | Toshiba Corp | 半導体装置及びその製造方法 |
KR20100109221A (ko) * | 2009-03-31 | 2010-10-08 | 삼성전자주식회사 | 비휘발성 메모리 소자의 형성방법 |
US7786020B1 (en) * | 2009-07-30 | 2010-08-31 | Hynix Semiconductor Inc. | Method for fabricating nonvolatile memory device |
US8329051B2 (en) * | 2010-12-14 | 2012-12-11 | Lam Research Corporation | Method for forming stair-step structures |
-
2011
- 2011-07-19 US US13/186,255 patent/US8535549B2/en not_active Ceased
- 2011-11-22 SG SG2013038799A patent/SG190345A1/en unknown
- 2011-11-22 KR KR1020137015263A patent/KR101888217B1/ko active IP Right Grant
- 2011-11-22 WO PCT/US2011/061965 patent/WO2012082336A1/en active Application Filing
- 2011-11-22 SG SG10201510234UA patent/SG10201510234UA/en unknown
- 2011-12-14 TW TW105117151A patent/TWI584360B/zh not_active IP Right Cessation
- 2011-12-14 TW TW100146204A patent/TWI550699B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20140001948A (ko) | 2014-01-07 |
US8535549B2 (en) | 2013-09-17 |
TWI584360B (zh) | 2017-05-21 |
SG10201510234UA (en) | 2016-01-28 |
SG190345A1 (en) | 2013-07-31 |
TWI550699B (zh) | 2016-09-21 |
US20120149203A1 (en) | 2012-06-14 |
KR101888217B1 (ko) | 2018-08-13 |
TW201232645A (en) | 2012-08-01 |
WO2012082336A1 (en) | 2012-06-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9646844B2 (en) | Method for forming stair-step structures | |
TWI353019B (en) | Method of preventing damage to porous low-k materi | |
JP4886513B2 (ja) | フィーチャ微小寸法の低減 | |
TWI381427B (zh) | 臨界尺寸縮減及粗糙度控制 | |
TWI545648B (zh) | 擬硬遮罩用之擺動控制 | |
TWI423302B (zh) | 自行對準間隔縮減 | |
TWI433235B (zh) | 利用抗反射層蝕刻的遮罩修整 | |
TWI467654B (zh) | 在多孔low-k介電層中形成特徵部的方法及設備 | |
TWI496208B (zh) | 側壁形成製程 | |
US8864931B2 (en) | Mask trimming | |
TWI584360B (zh) | 梯級狀構造之形成方法 | |
TWI460787B (zh) | 在蝕刻層上圖型化特徵部之方法 | |
TWI528446B (zh) | 利用惰性氣體電漿改善線寬粗度 | |
TWI502643B (zh) | 陣列雙重圖案化中之分隔部形成 | |
EP2018661A1 (en) | Pitch reduction | |
JP2010506428A (ja) | フッ素除去プロセス | |
TW201735158A (zh) | 混合式階梯蝕刻 | |
TWI471935B (zh) | 高介電常數之介電材料的選擇性蝕刻 | |
TW201707087A (zh) | 梯階結構之形成方法 | |
USRE46464E1 (en) | Method for forming stair-step structures |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |