TWI496208B - 側壁形成製程 - Google Patents

側壁形成製程 Download PDF

Info

Publication number
TWI496208B
TWI496208B TW098131540A TW98131540A TWI496208B TW I496208 B TWI496208 B TW I496208B TW 098131540 A TW098131540 A TW 098131540A TW 98131540 A TW98131540 A TW 98131540A TW I496208 B TWI496208 B TW I496208B
Authority
TW
Taiwan
Prior art keywords
photoresist mask
patterned photoresist
forming
gas
protective layer
Prior art date
Application number
TW098131540A
Other languages
English (en)
Other versions
TW201023265A (en
Inventor
Peter Cirigliano
Helen Zhu
Ji Soo Kim
S M Reza Sadjadi
Original Assignee
Lam Res Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Res Corp filed Critical Lam Res Corp
Publication of TW201023265A publication Critical patent/TW201023265A/zh
Application granted granted Critical
Publication of TWI496208B publication Critical patent/TWI496208B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312Organic layers, e.g. photoresist

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

側壁形成製程
本發明係有關於半導體元件的形成。
在半導體晶圓處理的期間,利用熟知的圖案化與蝕刻製程,將半導體元件的特徵部定義在晶圓中。在此等處理中,光阻(PR)材料沉積在晶圓上,而後曝露於以光罩過濾的光中。光罩通常是玻璃板,具有範例性之阻擋光透射光罩的特徵幾何圖案。
光穿過光罩後,接觸光阻材料的表面。光改變了光阻材料的化學成分,使顯影劑能移除一部份的光阻材料。以正光阻材料為例,裸露出的區域會被移除,而以負光阻材料為例,未裸露出的區域會被移除。
為了完成前述製程且根據本發明,以下將描述在圖案化光阻遮罩下的蝕刻層中形成特徵部的方法。執行複數個側壁形成製程。各側壁形成製程包含藉由執行多重循環沉積將保護層沉積在圖案化光阻遮罩上。各循環沉積涉及至少一沉積階段,用以將沉積層沉積在圖案化光阻遮罩的表面上,以及一輪廓塑形階段,用以塑形沉積層的垂直表面。各側壁形成製程更包含穿透蝕刻,用以選擇性地蝕刻相對於保護層之垂直表面的保護層之水平表面。之後,蝕刻蝕刻層,以在圖案化光阻遮罩中形成特徵部,該特徵部之臨界尺寸小於圖案化光阻遮罩中特徵部的臨界尺寸。
在本發明另一實施例中,提供用以在圖案化光阻遮罩下之蝕刻層中形成特徵部的設備。該設備包含電漿處理腔室。電漿處理腔室包括形成電漿處理腔室外罩的腔室壁、用以在電漿處理腔室外罩內支撐基板的基板支座、用以在電漿處理腔室外罩內調節壓力的壓力調節器、用以供電給電漿處理腔室外罩以維持電漿的一或更多個電極、用以供應氣體進入電漿處理腔室外罩的氣體入口及用以將氣體排出電漿處理腔室外罩的氣體出口。電漿處理腔室亦包括與氣體入口有流體通連的氣體源。氣體源包含沉積氣體源、輪廓塑形氣體源、穿透氣體源及特徵部蝕刻氣體源。電漿處理腔室亦包括連接至氣體源與一或多個電極的控制器。控制器包括一或多個處理器及電腦可讀媒體。電腦可讀媒體包含用以執行複數個側必形成製成的電腦可讀碼及用以執行該複數個側壁形成製成其中之一者的電腦可讀碼。後者的碼包括用以藉由執行複數個循環沉積將保護層沉積在圖案化光阻遮罩上的電腦可讀碼,以及用以執行一個循環沉積的電腦可讀碼。後者的碼包括用於將沉積層沉積在圖案化光阻遮罩表面上之沉積階段的電腦可讀碼,以及用於塑形沉積層垂直表面之輪廓塑形階段的電腦可讀碼。用以執行該複數個側壁形成製成其中一者的電腦可讀碼更包含用以選擇性地蝕刻相對於沉積層垂直表面的保護層水平表面的電腦可讀碼。電腦可讀媒體更包含用以在蝕刻層中形成特徵部而蝕刻特徵部的電腦可讀碼,俾使蝕刻層中之特徵部的臨界尺寸小於圖案化光阻遮罩特徵部的臨界尺寸。
以下實施方式中將參照後續圖式更詳細描述本發明之該等及其他特徵部。
茲藉由參照如隨附圖式中所繪示的數個較佳實施例,詳述本發明。下述中,為了使本發明更容易了解,將描述眾多特定細節,但本技術領域中具有通常知識者將了解到,本發明在不需要部分或全部的特定細節的情況下可實施。在其他例子中,熟知的製程步驟及/或結構便不再詳述,以避免不必要地混淆本發明。
本發明係有關於將保護性材料沉積在圖案化光阻遮罩上,以形成具有較小臨界尺寸(CD)的特徵部。詳細而言,由本發明所提供的特徵部的CD係小於用以蝕刻該特徵部之圖案化光阻遮罩的CD。此外,本發明協助處置保護性材料在圖案化光阻遮罩之廣闊開放區域上的積聚。若此積聚達到特定臨界厚度,可能會發生如破裂、剝落及/或脫層的問題。
為了幫助了解,圖1A是可以用於本發明實施例之製程的高階流程圖。設有圖案化光阻層與蝕刻層(步驟102)。圖2A是基板204上方之蝕刻層208的概略橫剖面圖。具有遮罩特徵部214的圖案化光阻遮罩212位於蝕刻層208上方,如此形成疊層200。遮罩特徵部214具有臨界距離207。選擇性的BARC或ARL(抗反射層)可設置於基板與光阻遮罩之間。
接著執行多重側壁形成製程(步驟104)。圖1B是可用於本發明實施例之側壁形成製程的高階流程圖。利用循環製程沉積保護層(步驟114)。各循環包含至少二個步驟:將一個層沉積在光阻遮罩特徵部214的側壁上(步驟116);及接著將沉積層的輪廓與垂直表面塑形(shaping)(步驟118)。圖2B是具有保護層220之圖案化光阻遮罩212的概略橫剖面圖,而保護層220已由一個循環的保護層形成製程所形成。保護層220包括遮罩特徵部214內的側壁217、水平開放區215及保護層特徵部222。保護層特徵部222的臨界尺寸209小於遮罩特徵部214之臨界尺寸207。
保護層的沉積涉及多重循環。圖2C繪示對圖2B中之疊層200進行多一個循環之後的效果。在所示實施例中,保護層220的側壁217與水平開放區215實質增厚,使臨界距離209更加縮減。如前所述,若不經查而容許保護層220積聚在開放區215,會產生各種問題。舉例而言,保護層220可能會破裂、剝落及/或釋放出污染物。其他可能產生的問題包括保護層的提高及/或光阻圖案的劣化。
側壁形成製程亦包括穿透蝕刻(breakthrough etch),而穿透蝕刻係在循環保護層形成製程完成後執行(步驟120)。穿透蝕刻涉及選擇性地蝕刻相對於保護層220之垂直表面的保護層220之水平表面。圖2D是圖2C所示之疊層200在穿透蝕刻後的概略橫剖面圖。保護層220在開放區215的厚度已實質減少。然而,沿著側壁217的保護層220的減少卻是最小化的。開放區215以不等比、大於側壁217之蝕刻率的蝕刻率蝕刻。據此,臨界尺寸209並未大幅度縮小。(應了解到,本案圖式並未依實際尺寸繪製。所示特定特徵部的相對尺寸係為了清楚表達而誇大繪示。)
開放區215的蝕刻程度可依特定應用所需而有所不同。在某些實施例中,穿透蝕刻僅將覆蓋在光阻層212上之水平表面的保護層220部分地移除。亦即,穿透蝕刻並不穿透保護層220,而僅實質減少其厚度。此對某些應用而言具有好處,因其防止底下的層(如蝕刻層208)受到損壞。在替代性實施例中,穿透蝕刻從至少部分的開放區215實質移除所有的保護層材料,因而將下方的層(如蝕刻層208或光阻層212)的一部分裸露出。較佳者為,為了達成完全穿透製程,相對於底下層,沉積層的穿透是具有相當高的選擇性。
穿透蝕刻之後,可執行另一個側壁形成製程(圖1B之步驟122)。大致而言,執行至少二個側壁形成製程。圖2E是疊層200在執行第二側壁形成製程後的概略橫剖面圖。相較於圖2D的疊層200,側壁217上的保護層220係實質較厚,而開放區215上的保護層220的成長已被最小化。使用多重側壁形成製程會縮減保護層特徵部222的臨界距離209,並同時限制了保護層220在開放區215上的積聚。
在執行多重側壁製程之後,對蝕刻層蝕刻(圖1A之步驟106)。圖2F繪示在蝕刻層208中所蝕刻的特徵部224。在此範例中,蝕刻層208中所蝕刻的特徵部224具有CD 211,其等於保護層特徵部222的CD 209。實際上,特徵部224的CD 211可些微大於沉積保護層220之特徵部222的CD 209。然而,因為沉積保護層特徵部222的CD 209明顯小於光阻212的CD 207,蝕刻層208中之特徵部224的CD 211仍會小於光阻212的CD 207。較佳者為,蝕刻層208之特徵部224的CD 211係大約小於光阻特徵部的CD 207的50%。
接著,可移除光阻與沉積保護層(圖1A之步驟108)。此可由單一步驟來進行,或二個分開的步驟來進行,即分開之保護層移除步驟及光阻移除步驟。移除製程可使用灰化。可執行額外的形成步驟。舉例而言,特徵部中可形成有接觸部。為了設置雙鑲嵌結構,可在接觸部形成之前蝕刻出溝槽。形成接觸部之後可執行額外製程。
實施側壁形成製程的範例
在本發明之範例中,設有覆蓋在半導體晶圓之蝕刻層208上的193 nm光阻之圖案化光阻遮罩(步驟102)。在替代性實施例中,圖案化光阻遮罩係由193 nm浸澤式光阻製成。光阻遮罩特徵部係形成在圖案化光阻遮罩212中。目前針對248 nm光阻遮罩而言,利用一般製程所產生之光阻的典型CD可能為250 nm至130 nm。將基板置放於電漿處理腔室中。
圖3是一簡圖,繪示可在本範例中用於在有機ARC層上開孔並蝕刻特徵部的電漿處理腔室400。電漿處理腔室400包含限制環402、上電極404、下電極408、氣體源410、排氣泵420。氣體源410包含輪廓塑形氣體源412、聚合化氣體源418、穿透氣體源411,以及若特徵部在相同的處理腔室中蝕刻時,更包含用以在蝕刻層419中蝕刻特徵部的氣體源。氣體源410可包含額外氣體源。在電漿處理腔室400中,基板204置放於下電極408上。下電極408包括用以固持基板204的適當基板夾持機構(如靜電、機械箝制等)。反應器頂部428包括設置為直接正對下電極408的上電極404。上電極404、下電極408及限制環402定義電漿受限空間440。氣體藉由氣體源410供給到電漿受限空間440,並利用排氣泵420從電漿受限空間440穿過限制環402及排氣埠而排出。RF源448電性連接到下電極408。上電極404接地。腔室壁452圍繞限制環402、上電極404及下電極408。RF源448可包括一或更多個來源頻率,如27 MHz電源及/或2 MHz電源及/或60 MHz電源。其他實施例中,亦有可能使用連接到電極之不同組合的RF電源,如將一RF源連接到上電極404。以本發明之較佳實施例中可使用的MotifTM 為例,其為位於美國加州Fremont的LAM Research所製造,且等於具有快速氣體模組組件的Flex45TM ,60 MHz、27 MHz、2 MHz全部三個來源頻率構成了連接到下電極的RF電源448,且上電極404接地。控制器435可控制地連接到RF源448、排氣泵420及氣體源410。
圖4A及圖4B繪示電腦系統1300,適用於實施本發明實施例中所用的控制器435。圖4A繪示電腦系統的一種可能實體形式。電腦系統當然可具有許多實體形式,包括積體電路、印刷電路板、小型手持裝置或甚至於大型超級電腦。電腦系統1300包括監視器1302、顯示器1304、機殼1306、碟片驅動器1308、鍵盤1310及滑鼠1312。碟片1314是電腦可讀媒體,用以將資料傳出或傳入電腦系統1300。
圖4B繪示電腦系統1300的方塊圖範例。連接到系統匯流排1320的是多種次系統。一或多個處理器1322(亦稱作中央處理器或CPU)連接到包括記憶體1324的儲存裝置。記憶體1324包括隨機存取記憶體(RAM)及唯讀記憶體(ROM)。如習知技藝中所熟知者,ROM係用於將資料及指令單方向地傳輸至CPU,而RAM通常以雙向方式傳輸資料及指令。這兩種記憶體皆可包括下述中的任何電腦可讀媒體。固定式磁碟1326亦雙向連接到CPU 1322,其提供額外資料儲存容量,並亦可包括下述中的任何電腦可讀媒體。固定式磁碟1326可用於儲存程式、資料等,且通常是比主儲存器慢的第二儲存媒體(如硬碟)。應了解者為,在適當的情況下,保留在固定式磁碟1326中的資訊可以標準方式在記憶體1324中以虛擬記憶方式實現。可移除式磁碟1314可具有下述中的任何電腦可讀媒體形式。
CPU 1322亦連接到各種輸入/輸出裝置,如顯示器1304、鍵盤1310、滑鼠1312及揚聲器1330。大致而言,輸入/輸出裝置可以是下列任一者:視訊顯示器、軌跡球、滑鼠、鍵盤、麥克風、觸控顯示器、轉換讀卡機、磁帶或紙帶讀取機、輸入板(tablets)、觸控筆、聲音或手寫辨識裝置、生物特徵計量讀取機或其他電腦。CPU 1322可選擇性地連接到另一台電腦,或使用網路介面器1340連接到電訊網路。藉由此種網路介面,吾人可考量到在執行上述方法步驟的過程中,CPU可從網路接收資訊,或者可將資訊輸出至網路。再者,本發明的方法實施例可僅在CPU 1322上執行或者可在網路上執行,例如與分擔一部分處理之遠端CPU結合的網際網路。
此外,本發明之實施例係進一步關於具有電腦可讀媒體的電腦儲存產品,該電腦可讀媒體具有用以執行各種電腦實施操作的電腦碼。此媒體與電腦碼可以為了本發明之目的而特地設計與製造,或者其可屬於在電腦軟體技術領域中具有通常知識者所熟知並且可取得者。固定式電腦可讀媒體的範例包含但不限於:磁性媒體,如硬碟、軟碟及磁帶;光學媒體,如CD-ROM以及全像裝置;磁光媒體,例如軟磁光碟;以及特地用以儲存與執行程式碼的硬體裝置,如特定應用積體電路(ASIC)、可程式邏輯裝置(PLD)及ROM與RAM裝置。電腦碼的範例包含例如由編譯器所產生的機械碼、以及含有由使用解譯器之電腦所執行之高階碼的檔案。電腦可讀媒體亦可為包含在載波內之電腦資料信號所傳送的電腦碼,且其代表可被處理器執行的指令順序列。
其他範例可使用其他裝置來執行本發明。
接著,執行多重側壁形成製程(步驟104)。在側壁形成製程的第一重複次序中,執行保護層之循環形成的第一循環(步驟114)。在此範例中,沉積階段(步驟116)包含供應沉積氣體及從該沉積氣體產生電漿來形成沉積層。在此範例中,沉積氣體包含聚合物形成配方。此聚合物形成配方的範例為如C2 H2 、CH4 、C2 H4 的碳氫氣體及/或如CH3 F、CH2 F2 、CHF3 、C4 F6 、C4 F8 的氟碳氣體。在某些實施例中,聚合物形成配方可包括如N2 、H2 或Ar的輔助氣體。聚合物形成配方的另一範例為氟碳化學品及含氫氣體,如C2 H4 及N2 的配方。接著停止沉積氣體。
輪廓塑形(步驟118)包含供應輪廓塑形氣體,並從該輪廓塑形氣體產生輪廓塑形電漿來塑形沉積層的輪廓。輪廓塑形氣體不同於沉積氣體。如所示,沉積階段(步驟116)及輪廓塑形階段(步驟118)發生在不同時間。此範例中,輪廓塑形氣體包含氟碳化學品,如CF4 、CHF3 、CH2 F2 。亦可使用或加入其它氣體如COS、O2 、N2 、H2 。在此範例中,電源供應為:2MHz者為0瓦,而60或27MHz者為300至800瓦。接著,停止輪廓塑形氣體。
在此之後,執行保護層之循環形成中的第二循環。因此,沉積階段(步驟116)重複第二次。在此使用與上述相同的沉積配方。在替代性實施例中,亦能將第一沉積階段的配方修改成為本次之沉積配方。
輪廓塑形階段(步驟118)重複第二次。在此使用與上述相同的輪廓塑形配方。亦能將第一沉積階段的配方修改成為本次之輪廓塑形配方。
保護層形成製程(步驟114)能重複進行循環,直到所欲保護層形成為止。在此範例中較佳者為,循環的次數為1至13次。更佳者為,循環次數為2至6次。較佳者為,保護層側壁的厚度係取決於尺寸縮小需求。較佳者為,保護層側壁的厚度為5nm至30nm之間。更佳者為,保護層側壁為15nm至25nm之間。
側壁形成製程的第一重複次序亦包括穿透蝕刻(步驟120)。穿透蝕刻包括供應穿透蝕刻氣體,並從該穿透蝕刻氣體產生穿透電漿來選擇性地蝕刻相對於保護層垂直表面的保護層水平表面。如所示,穿透蝕刻(步驟120)與沉積階段(步驟116)、輪廓塑形階段(步驟118)發生在不同時間。在此範例中,穿透氣體包含如CF4 之氟碳化學品。可使用或加入如COS、O2 、N2 、H2 的其他氣體。在此範例中,電源供應為:2MHz者為0瓦,而60或27MHz者為300至800瓦。接著,停止輪廓塑形氣體。接著停止穿透氣體。
之後,執行側壁形成製程的第二重複次序(步驟122)。因此,沉積階段116與輪廓塑形階段118至少各自重複二次,且至少執行另一次穿透蝕刻120。側壁形成製程的額外重複次序可執行到保護層特徵部達到其所欲尺寸為止。在各側壁形成製程(如循環保護層形成製程的沉積階段116與輪廓塑形階段118以及穿透蝕刻120)中之任何次步驟的參數可依特定應用需求而變化。舉例而言,任何一次步驟中的氣體種類與功率設定可與其他次步驟維持相同或 不同。通常,在後續底層蝕刻步驟之前,最終穿透蝕刻(步驟120)清除掉特徵部222底部的剩餘保護層220。
接著蝕刻蝕刻層(步驟106)。之後,移除保護層與光阻遮罩(步驟108)。可移除保護層與光阻遮罩移除製程之光阻遮罩的範例為化學剝除或利用由O2 及/或N2 /H2 形成之電漿的剝除。亦可執行額外形成步驟(步驟120)。
較佳者為,各沉積階段的各沉積層具有0.5nm至30nm之間的厚度。更佳者為,各沉積階段的各沉積層具有0.5nm至5nm之間的厚度。最佳者為,各沉積階段的各沉積層具有1nm至5nm之間的厚度。較佳者為,執行1至13次循環的保護層形成。更佳者為,執行2至6次循環的保護層形成。
特定實施例係有關將保護層沉積到圖案化光阻遮罩之上。在本發明一實施例中,保護層由碳、氫材料製成。
雖然本發明已由數個較佳實施例描述,仍有落入本發明範疇之修改、變化及各種替代性均等物/方法。吾人應了解到有眾多替代性方式來實施本發明之方法與設備。因此,隨附申請專利範圍應被解釋為欲意包括落入本發明之真正精神與範疇的所有修改、變化及各種替代性均等物/方法。
102-122...步驟
200...疊層
204...基板
207...臨界距離/尺寸
208...蝕刻層
209...臨界距離/尺寸
211...臨界尺寸
212...光阻遮罩
214...遮罩特徵部
215...水平開放區
217...側壁
220...保護層
222...保護層特徵部
224...特徵部
400...電漿處理腔室
402...限制環
404...上電極
408...下電極
410...氣體源
411...穿透氣體源
412...輪廓塑形氣體源
418...聚合化氣體源
419...蝕刻層
420...排氣泵
428...反應器頂部
435...控制器
440...電漿受限空間
448...RF源
452...腔室壁
1300...電腦系統
1302...監視器
1304...顯示器
1306...機殼
1308...碟片驅動器
1310...鍵盤
1312...滑鼠
1314...碟片/可移除式磁碟
1320...匯流排
1322...處理器
1324...記憶體
1326...固定式磁碟
1330...揚聲器
1340...網路介面器
本發明在隨附圖式中僅以範例來說明,不具限制作用,且圖中相同之元件符號指向相似之元件。
圖1A及圖1B係可用於本發明實施例中之製程的高階流程圖。
圖2A至圖2G係依本發明實施例處理之半導體晶圓層的概略橫頗面圖。
圖3係可用於實施本發明之電漿處理腔室的概略圖。
圖4A及圖4B繪示一電腦系統,其適合實施為本發明實施例的控制器。
100~110...步驟

Claims (22)

  1. 一種在圖案化光阻遮罩下的蝕刻層中形成特徵部的方法,該圖案化光阻遮罩具有數個光阻特徵部,該等光阻特徵部具有第一臨界尺寸,該方法包含:[A]執行複數個側壁形成製程,該複數個側壁形成製程中之各者包含:(A1)藉由執行複數個循環沉積,將一保護層沉積在該圖案化光阻遮罩上,該複數個循環沉積之各者包含:一沉積階段,用以將一沉積層沉積在該圖案化光阻遮罩的數個表面上;及一輪廓塑形階段,其包括在該沉積層中塑形數個垂直表面;及(A2)相對於該沉積層之數個垂直表面選擇性地蝕刻該保護層之數個水平表面;及[B]蝕刻該蝕刻層,以在該蝕刻層中形成一特徵部,該蝕刻層中之該特徵部具有小於該第一臨界尺寸的第二臨界尺寸。
  2. 如申請專利範圍第1項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的方法,其中該沉積階段包含:流動一沉積氣體;將該沉積氣體形成為一電漿;及停止該沉積氣體的流動。
  3. 如申請專利範圍第2項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的方法,其中該輪廓塑形階段包含:流動一輪廓塑形氣體;將該輪廓塑形氣體形成為一電漿;及停止該輪廓塑形氣體的流動。
  4. 如申請專利範圍第3項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的方法,其中選擇性地蝕刻該保護層之數個水平表面包含:流動一穿透氣體;將該穿透氣體形成為一電漿;及停止該穿透氣體的流動。
  5. 如申請專利範圍第4項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的方法,其中選擇性地蝕刻該保護層之數個水平表面包含:完全移除該保護層覆蓋在該圖案化光阻遮罩之一水平表面的部分。
  6. 如申請專利範圍第4項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的方法,其中選擇性地蝕刻該保護層之數個水平表面包含:部分移除該保護層覆蓋在該圖案化光阻遮罩之一水平表面的部分。
  7. 如申請專利範圍第6項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的方法,其中該保護層具有數個厚度在5 nm到30 nm之間的側壁。
  8. 如申請專利範圍第6項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的方法,其中該第二臨界尺寸比該第一臨界尺寸小至少約50%。
  9. 如申請專利範圍第6項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的方法,其中沉積該保護層的步驟將該保護層形成於該圖案化光阻遮罩的上方。
  10. 如申請專利範圍第6項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的方法,包含:移除該保護層與該光阻遮罩。
  11. 如申請專利範圍第1項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的方法,其中選擇性地蝕刻該保護層之數個水平表面涉及:在不蝕刻該保護層下之任何材料的情況下,蝕刻該等光阻特徵部以外的該保護層之數個開放區部份。
  12. 一種在圖案化光阻遮罩下的蝕刻層中形成特徵部的設備,該圖案化光阻遮罩具有數個光阻特徵部,該等光阻特徵部具有第一臨界尺寸,該設備包含:[A]一電漿處理腔室,具有:(A1)一腔室壁,形成一電漿處理腔室外罩;(A2)一基板支座,用以在該電漿處理腔室外罩內支撐一基板;(A3)一壓力調節器,用以調節該電漿處理腔室外罩內的壓力;(A4)至少一電極,用以供電至該電漿處理腔室外罩,以維持一電漿;(A5)一氣體入口,用以將氣體供應至該電漿處理腔室外罩中;及(A6)一氣體出口,用以將氣體從該電漿處理腔室外罩排出;[B]一氣體源,其與該氣體入口有流體通連,並具有:(B1)一沉積氣體源;(B2)一輪廓塑形氣體源;(B3)一穿透氣體源;及(B4)一特徵部蝕刻氣體源;[C]一控制器,其係可控制地連接至該氣體源及該至少一電極,並具有:(C1)至少一處理器;及(C2)電腦可讀媒體,具有:(C21)用以執行複數個側壁形成製程的電腦可讀碼; (C22)用以執行該複數個側壁形成製程其中之一者的電腦可讀碼,包含:(C221)用以藉由執行複數個循環沉積將一保護層沉積在該圖案化光阻遮罩上的電腦可讀碼;(C222)用以執行該複數個循環沉積其中之一者的電腦可讀碼;包含:用於將一沉積層沉積在該圖案化光阻遮罩之數個表面上之一沉積階段的電腦可讀碼;及用於塑形該沉積層之數個垂直表面之一輪廓塑形階段的電腦可讀碼;及(C223)用以相對於該沉積層之數個垂直表面選擇性地蝕刻該保護層之數個水平表面的電腦可讀碼;及(C23)用以蝕刻該蝕刻層以在該蝕刻層中形成一特徵部的電腦可讀碼,該蝕刻層中之該特徵部具有小於該第一臨界尺寸的第二臨界尺寸。
  13. 如申請專利範圍第12項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的設備,更包含:用以流動一沉積氣體的電腦可讀碼;用以將該沉積氣體形成為一電漿的電腦可讀碼;及用以停止該沉積氣體之流動的電腦可讀碼。
  14. 如申請專利範圍第13項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的設備,更包含:用以流動一輪廓塑形氣體的電腦可讀碼;用以將該輪廓塑形氣體形成為一電漿的電腦可讀碼;及用以停止該輪廓塑形氣體之流動的電腦可讀碼。
  15. 如申請專利範圍第14項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的設備,更包含: 用以流動一穿透氣體的電腦可讀碼;用以將該穿透氣體形成為一電漿的電腦可讀碼;及用以停止該穿透氣體之流動的電腦可讀碼。
  16. 如申請專利範圍第15項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的設備,更包含:用以相對於該沉積層之數個垂直表面選擇性地蝕刻該保護層之數個水平表面的電腦可讀碼,俾使該保護層覆蓋在該圖案化光阻遮罩之一水平表面上的部分被完全移除。
  17. 如申請專利範圍第15項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的設備,更包含:用以相對於該沉積層之數個垂直表面選擇性地蝕刻該保護層之數個水平表面的電腦可讀碼,俾使該保護層覆蓋在該圖案化光阻遮罩之一水平表面上的部分被移除一部分。
  18. 如申請專利範圍第17項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的設備,其中該保護層具有數個厚度為5nm至30nm之間的側壁。
  19. 如申請專利範圍第17項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的設備,其中該第二臨界尺寸較該第一臨界尺寸小至少約50%。
  20. 如申請專利範圍第17項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的設備,更包含:用以將該保護層形成於該圖案化光阻遮罩上方的電腦可讀碼。
  21. 如申請專利範圍第17項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的設備,更包含:用以移除該保護層及該光阻遮罩的電 腦可讀碼。
  22. 如申請專利範圍第17項之在圖案化光阻遮罩下的蝕刻層中形成特徵部的設備,更包含:複數個射頻源,電性連結至該至少一電極,該複數個射頻源包括一27MHz電源、一2MHz電源及一60MHz電源。
TW098131540A 2008-09-18 2009-09-18 側壁形成製程 TWI496208B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/233,517 US7772122B2 (en) 2008-09-18 2008-09-18 Sidewall forming processes

Publications (2)

Publication Number Publication Date
TW201023265A TW201023265A (en) 2010-06-16
TWI496208B true TWI496208B (zh) 2015-08-11

Family

ID=42007604

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098131540A TWI496208B (zh) 2008-09-18 2009-09-18 側壁形成製程

Country Status (5)

Country Link
US (1) US7772122B2 (zh)
KR (1) KR101711669B1 (zh)
CN (1) CN102150244B (zh)
TW (1) TWI496208B (zh)
WO (1) WO2010033434A2 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7695632B2 (en) 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
KR101573954B1 (ko) * 2007-12-21 2015-12-02 램 리써치 코포레이션 포토레지스트 더블 패터닝
US8476168B2 (en) 2011-01-26 2013-07-02 International Business Machines Corporation Non-conformal hardmask deposition for through silicon etch
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
JP5698558B2 (ja) * 2011-02-21 2015-04-08 東京エレクトロン株式会社 基板処理方法及び記憶媒体
CN103904018B (zh) * 2012-12-24 2017-08-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US9304396B2 (en) * 2013-02-25 2016-04-05 Lam Research Corporation PECVD films for EUV lithography
US8883648B1 (en) * 2013-09-09 2014-11-11 United Microelectronics Corp. Manufacturing method of semiconductor structure
CN104465386A (zh) * 2013-09-24 2015-03-25 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
US9543203B1 (en) 2015-07-02 2017-01-10 United Microelectronics Corp. Method of fabricating a semiconductor structure with a self-aligned contact
CN106495087B (zh) * 2015-09-08 2020-04-28 北京北方华创微电子装备有限公司 二氧化硅基片的刻蚀方法
CN108962726B (zh) * 2017-05-17 2022-01-25 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN108962745A (zh) * 2017-05-26 2018-12-07 中芯国际集成电路制造(上海)有限公司 图案化的方法以及半导体器件的制作方法
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10566194B2 (en) 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
JP7195113B2 (ja) * 2018-11-07 2022-12-23 東京エレクトロン株式会社 処理方法及び基板処理装置
WO2020243342A1 (en) 2019-05-29 2020-12-03 Lam Research Corporation High selectivity, low stress, and low hydrogen diamond-like carbon hardmasks by high power pulsed low frequency rf
CN113035694A (zh) * 2019-12-25 2021-06-25 中微半导体设备(上海)股份有限公司 刻蚀方法
CN116235283A (zh) 2020-08-18 2023-06-06 应用材料公司 沉积预蚀刻保护层的方法
TW202247287A (zh) * 2021-04-01 2022-12-01 日商東京威力科創股份有限公司 基板處理方法及基板處理裝置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060266478A1 (en) * 2005-05-31 2006-11-30 Lam Research Corporation Critical dimension reduction and roughness control
US20070042607A1 (en) * 2005-08-18 2007-02-22 Lam Research Corporation Etch features with reduced line edge roughness

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4871630A (en) * 1986-10-28 1989-10-03 International Business Machines Corporation Mask using lithographic image size reduction
US5895740A (en) * 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
US6100014A (en) * 1998-11-24 2000-08-08 United Microelectronics Corp. Method of forming an opening in a dielectric layer through a photoresist layer with silylated sidewall spacers
US7250371B2 (en) * 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
US20060134917A1 (en) * 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions
US7465525B2 (en) * 2005-05-10 2008-12-16 Lam Research Corporation Reticle alignment and overlay for multiple reticle process
US7271108B2 (en) * 2005-06-28 2007-09-18 Lam Research Corporation Multiple mask process with etch mask stack

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060266478A1 (en) * 2005-05-31 2006-11-30 Lam Research Corporation Critical dimension reduction and roughness control
US20070042607A1 (en) * 2005-08-18 2007-02-22 Lam Research Corporation Etch features with reduced line edge roughness

Also Published As

Publication number Publication date
WO2010033434A2 (en) 2010-03-25
CN102150244A (zh) 2011-08-10
CN102150244B (zh) 2017-02-22
KR101711669B1 (ko) 2017-03-02
US20100068885A1 (en) 2010-03-18
KR20110065469A (ko) 2011-06-15
US7772122B2 (en) 2010-08-10
TW201023265A (en) 2010-06-16
WO2010033434A3 (en) 2010-06-10

Similar Documents

Publication Publication Date Title
TWI496208B (zh) 側壁形成製程
TWI476834B (zh) 利用高蝕刻速率光阻遮罩之蝕刻
JP5165560B2 (ja) エッチング層に形状を形成するための方法
TWI447800B (zh) 光阻雙重圖形化
JP5081917B2 (ja) フッ素除去プロセス
KR101338841B1 (ko) 에칭 프로세스를 위한 안정화된 포토레지스트 구조
KR101094681B1 (ko) 레지스트 박리 동안 다공성 로우-k 재료의 손상을방지하는 방법
KR101555397B1 (ko) 포토레지스트 마스크 전처리를 갖는 플라즈마 프로세스
KR101353239B1 (ko) 피치 감소
TWI423302B (zh) 自行對準間隔縮減
KR101534883B1 (ko) 마스크 트리밍
JP5165306B2 (ja) 多孔質低k誘電体層内に特徴を形成するための装置
TWI424490B (zh) 垂直輪廓修正
TWI545648B (zh) 擬硬遮罩用之擺動控制
JP2008524851A (ja) エッチマスクの特徴部の限界寸法の低減
JP2012124535A (ja) 複数のマスキングステップを用いて微小寸法を低減する方法
KR20100074119A (ko) Arl 에칭을 이용한 마스크 트리밍
JP2008508743A (ja) エッチングされたウエハからフォトレジストを剥離するための方法
TWI405265B (zh) 均勻控制的蝕刻
US20070181530A1 (en) Reducing line edge roughness
US20090291562A1 (en) Helium descumming
KR20100113532A (ko) 주입 포토레지스트를 위한 보호층
TWI489549B (zh) 可減少損壞之低介電常數介電層蝕刻方法
JP2008507137A (ja) 低誘電体のエッチング
WO2009152036A1 (en) Organic arc etch selective for immersion photoresist