TWI489549B - 可減少損壞之低介電常數介電層蝕刻方法 - Google Patents

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Description

可減少損壞之低介電常數介電層蝕刻方法
本發明係關於在半導體晶圓上獲得結構之方法，其係利用電漿以蝕穿由有機遮罩所定義之介電質層。
在半導體電漿蝕刻應用中，電漿蝕刻器通常被使用於將有機遮罩圖案(例如光阻遮罩圖案)轉移至矽晶圓上之所期望的薄膜及/或膜堆疊(導體或介電絕緣體)之電路及線圖案中。其係藉由蝕刻掉位於光阻材料下、並且在遮罩圖案之打開區域中之薄膜(及膜堆疊)而達成。此蝕刻反應，係藉由在被容納在真空封閉空間(也稱之為反應室)中之反應物混合物中激發一放電所產生的荷電粒子(離子)及化學活性物種而加以啟動。此外，該等離子也經由在氣體混合物及晶圓材料之間產生的電場而被加速朝向晶圓材料，造成沿著離子軌跡方向之蝕刻材料之指向性移除，其係以一種被稱為非等向性蝕刻之方式進行。在蝕刻程序結束時，藉由將遮罩材料剝離以將其移除，因此在其位置處留下原先預期的遮罩圖案之側向圖案之複製物。
為實現上述且依據本發明之目的，提出一種在位於有機遮罩下之低介電常數(以下稱為low-k)介電質層中蝕刻特徵部之方法。經由有機遮罩，特徵部被蝕刻至low-k介電質層中。氟碳化合物層被沉積在low-k介電質層上。隨後，氟碳化合物層被固化(cured)，且隨後有機遮罩被剝除。
在本發明之另一態樣中，提出一種在位於光阻遮罩下之具有有機成分之氧化矽基(silicon oxide based)low-k介電質層中蝕刻特徵部之方法。氧化矽基low-k介電質層被放置在電漿處理室中。經由光阻遮罩，特徵部被蝕刻至氧化矽基low-k介電質層中，同時，在電漿處理室中，將氟碳化合物層沉積之氧化矽基low-k介電質層上。氟碳化合物層在電漿處理室中被固化。光阻遮罩在電漿處理室中被剝除。
在本發明之另一態樣中，提出一種在位於有機遮罩下之low-k介電質層中形成特徵部之裝置。提出一種電漿處理室，包括：室壁，形成電漿處理室封閉空間；基板支座，用於將基板支托在電漿處理室封閉空間內；壓力調節器，用於調節電漿處理室封閉空間中之壓力；至少一電極，用於提供功率至電漿處理室封閉空間以維持電漿；氣體入口，用於提供氣體至電漿處理室封閉空間中；及氣體出口，用於從電漿處理室封閉空間排出氣體。氣體源係流體連接至氣體入口，且包括氟碳化合物沉積氣體源、蝕刻氣體源、及剝除氣體源。控制器係以可控制的方式連接至氣體源及該至少一電極，且包括至少一處理器及電腦可讀媒體。電腦可讀媒體包括：用於將特徵部經由有機遮罩蝕刻至low-k介電質層之電腦可讀碼，其包括用於將蝕刻氣體從蝕刻氣體源提供至電漿處理室中之電腦可讀碼、及用於從該至少一電極提供能量以使蝕刻氣體形成為電漿之電腦可讀碼，其將特徵部蝕刻至low-k介電質層中；用於將氟碳化合物層沉積在low-k介電質層上之電腦可讀碼，其包括用於將氟碳化合物沉積氣體從氟碳化合物沉積氣體源提供至電漿處理室中之電腦可讀碼、及用於從該至少一電極提供能量以使氟碳化合物沉積氣體形成為沉積電漿之電腦可讀碼，其將氟碳化合物層沉積在low-k介電質層上；用於固化氟碳化合物層之電腦可讀碼；及用於剝除有機遮罩之電腦可讀碼，其包括用於將剝除氣體從剝除氣體源提供至電漿處理室中之電腦可讀碼、及用於從該至少一電極提供能量以使剝除氣體形成為電漿之電腦可讀碼，其剝除光阻遮罩。
利用下述之本發明之實施方式與相關的圖式，將詳細地說明本發明之這些及其它特徵。
本發明在附圖中藉由實例來加以說明，而非做為限制，其中，類似的元件符號係表示類似的元件。
本發明將參考說明於附圖之數個較佳實施例而加以詳細說明。以下的描述中將提出數個特定細節，以提供對於本發明之徹底了解。然而，對於熟悉此項技藝者而言，明顯地，缺少這些特定細節之部分或全部，亦可實施本發明。在其它例子中，並未詳盡地描述習知的處理步驟及/或結構，以避免不必要地模擬了本發明。
在半導體之介層窗先-溝渠後(via first trench last，VFTL)雙鑲嵌(dual damascene，DD)處理中，具有額外的有機成分以提供較低介電常數之氧化矽基low-k材料在蝕刻及光阻剝除製程中被暴露至各種反應物。經暴露的low-k介電材料常常被蝕刻剝除電漿及化學品所損壞。一般而言，low-k損壞包括材料組成(例如，碳耗乏)、形態(密度或孔隙度)、及/或表面性質(例如，疏水性變成親水性)的改變。受損壞層不再擁有預期的介電性質，而且可能導致元件良率損失及/或可靠性失效。因此，減少low-k介電質蝕刻/剝除時的損壞已經成為半導體處理中最關鍵性的挑戰之一。不像原始的(非損壞的)low-k材料，受損壞層可以輕易地被稀HF溶液移除。在將樣品浸泡過稀HF溶液之後、量測材料的損失，以量化蝕刻及剝除後之low-k材料損壞，是一種常見的做法。
為了減少在low-k介電質蝕刻及剝除製程中的損壞，已經做出許多努力。先前技術方法主要係利用蝕刻及剝除製程之最佳化，其係藉由最佳化製程化學、硬體組態、及/或電漿源(例如RF對微波)等等。這些先前技術之努力僅僅產生有限的成功。在最先進的積體電路處理中，當介電常數(k值)持續減少、材料變得更為多孔、且關鍵尺寸變得更小時，損壞變成更為嚴重的問題。
另一種先前技術方法，係在low-k介電材料的蝕刻及剝除之後，進行受損壞層之修補。雖然這個方法可以修補low-k介電材料中的若干損壞，但是它需要獨立且不同的工具組。因此，它增加了生產成本、及減少了產量。
本發明之一實施例提出一種方式，藉由在電漿剝除之前將已沉積的氟碳化合物層加以固化，以有效地減少或防止low-k介電質雙鑲嵌處理中之損壞，其可以有效地防止(亦即，減少)後續處理中的low-k損壞。藉由在蝕刻及剝除步驟之間插入氟碳化合物的固化，意外地發現，氟碳化合物層的經暴露表面層可以被控制或修飾，俾使其在後續的剝除步驟中更能抵抗電漿及/或化學品的攻擊。
圖1係本發明之一實施例之高階流程圖。在此實施例中，圖案化的有機遮罩被形成在low-k介電質層上(步驟104)。圖2A係基板210之概要橫剖面圖，在基板210上配置著low-k介電質層208，在low-k介電質層208上已經形成圖案化的有機遮罩204。一或多個中間層可能配置在基板(晶圓)210與low-k介電質層208之間。一或多個中間層，例如抗反射塗佈層，可能配置在low-k介電質層208與圖案化的有機遮罩204之間。
基板210被放置在電漿處理室中(步驟106)。圖3係本發明之較佳實施例中可能使用之電漿處理室300之示意圖。在此實施例中，電漿處理室300包括限制環302、上電極304、下電極308、氣體源310、及排氣幫浦320。氣體源310包括氟碳化合物氣體源312、蝕刻劑氣體源314、及剝除氣體源316。在電漿處理室300中，基板210係放置在下電極308上。下電極308包含適當的基板夾持機構(例如靜電、機械夾鉗之類)，用於支托基板210。反應器頂部328包含上電極304，上電極304係直接配置在下電極308之對面。上電極304、下電極308、及限制環302界定出限制電漿容積340。氣體源310將氣體經由氣體入口343供應至限制電漿容積；排氣幫浦320經由限制環302及排氣口將氣體從限制電漿容積排出。排氣幫浦320形成電漿處理室之氣體出口。第一RF源344係電連接至上電極304。第二RF源348係電連接至下電極308。室壁352界定出電漿封閉空間，在其中配置著限制環302、上電極304、及下電極308。第一RF源344及第二RF源348兩者可包括60 MHz電力源、27 MHz電力源、及2 MHz電力源。將RF電源連接至電極之不同結合是有可能的。在本發明之一較佳實施例中，可使用LAM Research CorporationTM 所製造之Flex-3x介電質蝕刻系統。控制器335係以可控制的方式連接至第一RF源344、第二RF源348、排氣幫浦320、連接至氟碳化合物氣體源312之第一控制閥337、連接至蝕刻劑氣體源314之第二控制閥339、及連接至剝除氣體源316之第三控制閥341。氣體入口343將來自氣體源312、314、316之氣體提供至電漿處理封閉空間中。噴淋頭可被連接至氣體入口343。氣體入口343可能是每一氣體源具有單一入口、每一氣體源具有不同入口、每一氣體源具有複數入口、或其它可能的組合。
圖4A及4B說明一電腦系統400，其適合用來做為控制器335。圖4A顯示可用來做為控制器335之電腦系統之一種可能的物理形式。當然，電腦系統可能具有許多物理形式，從積體電路、印刷電路板、及小型的手持裝置，到大型的超級電腦。電腦系統400包括監視器402、顯示屏404、外殼406、磁碟機408、鍵盤410、及滑鼠412。碟片414係電腦可讀媒體，用於將資料傳送到或傳送出電腦系統400。
圖4B係電腦系統400之方塊圖之一例。連接至系統匯流排420的是多種的次系統。處理器422(也稱為中央處理單元或CPU)係耦合至儲存裝置，包括記憶體424。記憶體424包括隨機存取記憶體(RAM)及唯讀記憶體(ROM)。如同此項技術領域所習知，ROM用於單向地將資料及指令傳送至CPU，RAM通常用於以雙向的方式傳送資料及指令。這兩種記憶體可包括下述之任何適當種類之電腦可讀媒體。固定磁碟426也是雙向地耦合至CPU 422；它提供額外的資料儲存容量，也可包括下述之任何電腦可讀媒體。固定磁碟426可使用於儲存程式、資料之類，並且通常是比主要儲存慢的輔助儲存媒體(例如硬碟)。應當了解，在適當情況下，保存在固定磁碟426中之資訊可能以標準方式被併入做為記憶體424中之虛擬記憶體。可移動碟片414可採取下述之電腦可讀媒體之任何型式。
CPU 422也可耦合至各種輸入輸出裝置，例如顯示屏404、鍵盤410、滑鼠412、及喇叭430。一般而言，輸入輸出裝置可能是視訊顯示器、軌跡球、滑鼠、鍵盤、麥克風、觸感式顯示器、轉換器讀卡機、磁或紙帶讀取機、數位板(tablet)、電筆(stylus)、語音或手寫辨識器、生物讀取器、或其它電腦之任何一者。CPU 422可選擇性地使用網路介面440耦合至另外的電腦或通信網路。藉由這樣的網路介面，應當了解，CPU可以在執行上述之方法步驟之過程中輸出資訊至網路、或可以從網路接收資訊。此外，本發明之方法實施例可以單獨地在CPU 422上加以執行、或可以透過網路(例如網際網路)與分享部分處理之遠端CPU連接而加以執行。
此外，本發明之實施例更關於具有電腦可讀媒體之電腦儲存產品，在電腦可讀媒體上具有電腦碼，用於執行各種電腦實施的操作。該媒體和電腦碼可以是為了本發明之目的而特別設計和製造的，或者也可以是熟悉電腦軟體技術者所熟知及可得的種類。實際的電腦可讀媒體之例子包括，但不限於：磁性媒體(例如硬碟、軟碟、磁帶)、光學媒體(例如CD-ROM、全像裝置)、磁光媒體(例如軟磁光碟)、以及特別用來儲存和執行程式碼之硬體裝置(例如特定應用積體電路ASIC、可程式邏輯裝置PLD、及ROM和RAM裝置)。電腦碼之例子包括機器碼(例如由編譯程式所產生)、以及包含利用解譯器在電腦上執行之較高階程式碼之檔案。電腦可讀媒體也可能是利用電腦資料信號加以傳輸之電腦碼，該電腦資料信號係以載波之方式加以體現，並且代表可被處理器執行之一連串指令。
電漿處理室300係用於將特徵部經由圖案化的有機遮罩204蝕刻至low-k介電質層208中(步驟108)。氟碳化合物層係沉積在low-k介電質層208上(步驟110)。在一較佳實施例中，蝕刻特徵部(步驟108)及氟碳化合物層的沉積(步驟110)係同時執行。更佳地，這些同時發生的步驟係選擇性地沉積在被蝕刻特徵部之相對於水平表面的側壁上。圖2B係基板210之概要橫剖面圖，在基板210上配置著low-k介電質層208，在low-k介電質層208上已經形成圖案化的有機遮罩204，在特徵部212已經被蝕刻至low-k介電質層208(步驟108)之後，且在氟碳化合物層218已經被沉積在low-k介電質層208之特徵部212之側壁上(步驟110)之後。較佳的選擇性沉積，係在特徵部的側壁上沉積較多，而在水平表面上幾乎沒有沉積，如圖2B所示。在一實施例中，氟碳化合物層是純的氟碳化合物。在其它實施例中，氟碳化合物具有額外的添加物，例如氫、氮、或硫。
接著，使氟碳化合物層固化(步驟112)。圖2C係一概要橫剖面圖，其中氟碳化合物層被畫上陰影，以表示氟碳化合物層係經固化的。
接著，將有機遮罩剝除(步驟114)。圖2D係在有機遮罩被剝除後之概要橫剖面圖。如圖2D所示，在此實施例中，氟碳化合物層218係完全被剝離。在另一實施例中，氟碳化合物層並未完全被剝離。
<範例> 不連續的真空
下述的例子係在Lam Research Corporation的300 mm介電質蝕刻反應器(Flex3x)中實施。三個比較性的low-k介層窗蝕刻及剝除操作被實施。T-1係先前技術基線製程，其中晶圓係以平常的方式進行蝕刻及剝除。在T-2中，在蝕刻及剝除步驟之間插入10分鐘的固化步驟。固化步驟係由將晶圓從蝕刻反應器移除、將它暴露至周圍條件、及使氟碳化合物聚合物膜固化以促進交聯作用(cross linking)等步驟所構成。接著，在同一個介電質蝕刻室中繼續剝除製程步驟。在T-3中，類似的固化步驟被實施，但是用來促進聚合物交聯作用的持續期間是60小時。接著利用橫剖面掃瞄式電子顯微鏡(XSEM)檢視已完成的晶圓。為了量化low-k損壞，對於經處理樣品(無HF浸泡)以及在100：1 HF溶液中浸泡45秒之樣品兩者，皆實施XSEM檢視。為了說明洞對洞CD(關鍵尺寸)的差異，在每一試驗之後使用統計方法分析以判定low-k損壞。結果整理在表1之中。
在表1中，頂部(top)及中部(middle)CD分別是在頂部及中部位置之介層窗大小。凹陷(Bow)CD係定義為中部與頂部CD之間的差值。損壞係定義為HF浸泡前與HF浸泡後之中部CD之間的差值。如表1所示，相較於基線(T-1)製程，在蝕刻及剝除步驟之間插入固化步驟(T-2及T-3)使損壞顯著地減少。T3中較久的固化步驟幾乎完全地消除了損壞。如表1所示，此方法的額外好處是，HF浸泡後的凹陷CD也顯著地減少。
這些結果也藉由小心地檢視各個樣品的XSEM影像加以確認。正好在頂部硬遮罩下成為底切(undercut)區域的Low-k損壞是清楚可見的。這樣的底切在T-2中係顯著地減少，而且在T-3中係完全地消除。吾人已經發現，這個例子減少了凹陷及底切。
在這個例子中，特徵部具有40-50 nm的直徑，及200-250 nm的深度。這些特徵部係形成在介電常數為2.4或更小的超低介電常數(ultra low-k)介電質中。Low-k介電質係定義為具有小於3.9的介電常數。
在這個例子中，80 sccm CF4 、160 sccm CO、180 sccm AR、壓力為120 mTorr、電極提供功率為20 MHz/100 W及27 MHz/1700 W之主蝕刻係進行17秒。100 sccm CO、6 sccm C4 F8 、90 sccm N2 、200 sccm Ar、壓力為20 mTorr、利用相同電極提供功率為2 MHz/500 W、27 MHz/1000 W及60 MHz/300 W之過蝕刻(over etch)係進行22秒。在過蝕刻時使用C4 F8 造成氟碳化合物沉積。更佳地可使用C4 F6 做為提供氟碳化合物沉積的替代方案。做為另一個較廣義的替代方案，Cx Hy Fz 可用於提供氟碳化合物沉積。在主蝕刻中CF4 的使用也可以增加氟碳化合物沉積。氟碳化合物沉積物可能具有來自被蝕刻光阻的氫成分。剝除製程使用1000 sccm CO2 的氣體、50 mTorr的壓力、及27 MHz/1200 W的功率進行30秒。在這個例子中係使用CO2 而不是O2 ，以提供攻擊性較低的剝除。其它實施例可能使用O2 剝除、或CO2 及O2 的組合物、或各種其它的組合物。
維持的真空
使用上述參數以實施一測試，該測試係將採用不連續真空之60小時固化時間與採用維持真空之60小時固化時間加以比較。在一測試中發現，真空不連續時的損壞是6.2±2.0，真空被維持時的損壞是8.0±2.2。雖然真空被維持時的損壞在統計上來說大約等於真空不連續時的損壞，並且小於沒有固化步驟的損壞，但是，在統計上來說，真空不連續時的損壞小於真空被維持時的損壞係可證實的。雖然打破真空可提供較少的損壞；但是，因為在固化的前後皆採用真空，為了簡化製程，維持真空可能是想要的。
矽烷化(silylation)固化
在另一實施例中，係藉由沉積與剝除之間的矽烷化處理以進行固化。在一例子中，提供具有59%有機矽烷、35%NH3 、及6% N2 的氣體組成之150 Torr總壓以進行矽烷化15分鐘。藉由這樣的固化製程，可發現損壞的減少。
在一實施例中，在電漿反應器中實施low-k材料的蝕刻，係藉由選擇一製程化學品，其中該化學品不只實現預期的圖案轉移、以及將薄薄一層的氟碳化合物(例如氟碳化合物聚合物)沉積在經暴露的low-k表面上，而且更利用合適的聚合物沉積以修飾蝕刻製程，以得到最佳的凹陷(輪廓)控制及損壞降低。
不同的實施例提供不同的氟碳化合物層之固化方法，例如在周圍條件下在指定時間長度內提供氟碳化合物的固化、或藉由UV、熱及/或電漿活化或化學啟動以加強聚合物的交聯作用、藉由化學反應的各種固化(交聯作用及懸鍵之移除)等等；或使用例如水(溼氣)的各種表面活化劑、及/或被加入的自由基啟始劑以繫住(終止)表面未被佔用的懸鍵及/或使懸鍵交聯以加強固化；或加入反應物以增加氟碳化合物表面從親水性轉變成疏水性；或使用將low-k介電質表面之經暴露的開放孔隙加以密封的固化製程；或藉由一種沉積合適厚度的緻密化low-k材料的固化製程，該緻密化low-k材料抵擋住剝除並且留下良好的輪廓，以得到凹陷及損壞控制。
在一實施例中，固化係進行大於5分鐘的時間長度。在一較佳實施例中，固化係進行超過10分鐘的時間長度。在一較佳實施例中，固化係進行大於24小時的時間長度。固化可以在真空下實施。更佳地，固化可以在打破真空之後實施。
本發明的一些實施例所提供的一些優點為：它們將損壞及凹陷降低從蝕刻及剝除最佳化之中分開。它們提供較寬的製程窗(process window)以最佳化蝕刻及剝除步驟，以得到CD控制及產量改善。一些實施例係藉由在剝除步驟之前防止損壞的發生以減少損壞。這類的實施例是較有效的，在最理想的狀況下可以達成幾乎沒有損壞的結果。一些實施例允許在進行蝕刻及剝除步驟兩者時使用同一個介電質蝕刻室。在這些實施例中，在蝕刻、沉積、及剝除時可使用同一個電極，例如下電極308。某些實施例在蝕刻及剝除製程後不需要使用獨立的low-k修補模組。
在各種的實施例中，固化使得氟碳化合物層變硬，以使得氟碳化合物層更不容易剝離。
雖然本發明已利用數個實施例加以說明，仍有落入本發明之範疇內之修改、變更、及各種替代均等物。應當注意，有許多替代方式可實施本發明之方法及設備。因此，隨附之申請專利範圍應被解釋為，包含落入本發明之精神與範疇內之所有此類修改、變更及替代均等物。
104、106、108、110、112、114．．．步驟
204．．．有機遮罩
208．．．low-k介電質層
210．．．基板
212．．．特徵部
218．．．氟碳化合物層
300．．．電漿處理室
302．．．限制環
304．．．上電極
308．．．下電極
310．．．氣體源
312．．．氟碳化合物氣體源
314．．．蝕刻劑氣體源
316．．．剝除氣體源
320．．．排氣幫浦
328．．．反應器頂部
335．．．控制器
337．．．第一控制閥
339．．．第二控制閥
340．．．限制電漿容積
341．．．第三控制閥
343．．．氣體入口
344．．．第一RF源
348．．．第二RF源
352．．．室壁
400．．．電腦系統
402．．．監視器
404．．．顯示屏
406．．．外殼
408．．．磁碟機
410．．．鍵盤
412．．．滑鼠
414．．．碟片
420．．．系統匯流排
422．．．處理器
424．．．記憶體
426．．．固定磁碟
430．．．喇叭
440．．．網路介面
圖1係本發明之蝕刻製程之流程圖。
圖2A-D係利用本發明之製程之特徵部形成之示意圖。
圖3係可用於實施本發明之系統之示意圖。
圖4A-B係可用於實施本發明之電腦系統之示意圖。
104、106、108、110、112、114．．．步驟

Claims (18)

  1. 一種在low-k介電質層中蝕刻特徵部之方法，該low-k介電質層係配置於有機遮罩之下，該方法包括：經由該有機遮罩將複數特徵部蝕刻至該low-k介電質層中；沉積氟碳化合物層在該low-k介電質層上；固化該氟碳化合物層；及剝除該有機遮罩。
  2. 如申請專利範圍第1項之在low-k介電質層中蝕刻特徵部之方法，其中該low-k介電質係具有有機成分之氧化矽基介電質。
  3. 如申請專利範圍第2項之在low-k介電質層中蝕刻特徵部之方法，其中該有機遮罩係光阻遮罩。
  4. 如申請專利範圍第3項之在low-k介電質層中蝕刻特徵部之方法，其中該固化係實施至少5分鐘。
  5. 如申請專利範圍第4項之在low-k介電質層中蝕刻特徵部之方法，其中該蝕刻、沉積、固化、及剝除係在單一電漿處理室中實施。
  6. 如申請專利範圍第5項之在low-k介電質層中蝕刻特徵部之方法，其中在該單一電漿處理室中之共同電極被使用於蝕刻及剝除。
  7. 如申請專利範圍第1項之在low-k介電質層中蝕刻特徵部之方法，其中該固化係實施至少10分鐘。
  8. 如申請專利範圍第1項之在low-k介電質層中蝕刻特徵部之方法，其中該固化係實施至少24小時。
  9. 如申請專利範圍第1項之在low-k介電質層中蝕刻特徵部之方法，其中該氟碳化合物層包含氫、氮、或硫成分。
  10. 如申請專利範圍第1項之在low-k介電質層中蝕刻特徵部之方法，其中C4 F8 或C4 F6 之至少一者被用於提供該氟碳化合物沉積。
  11. 如申請專利範圍第1項之在low-k介電質層中蝕刻特徵部之方法，其中該固化係在維持真空時實施。
  12. 如申請專利範圍第1項之在low-k介電質層中蝕刻特徵部之方法，其中該剝除係使用具有多數CO2 之剝除氣體比例。
  13. 如申請專利範圍第1項之在low-k介電質層中蝕刻特徵部之方法，其中該有機遮罩係光阻遮罩。
  14. 如申請專利範圍第1項之在low-k介電質層中蝕刻特徵部之方法，其中該固化係實施至少5分鐘。
  15. 如申請專利範圍第1項之在low-k介電質層中蝕刻特徵部之方法，其中該蝕刻、沉積、固化、及剝除係在單一電漿處理室中實施。
  16. 如申請專利範圍第15項之在low-k介電質層中蝕刻特徵部之方法，其中在該單一電漿處理室中之共同電極被使用於蝕刻及剝除。
  17. 一種在氧化矽基low-k介電質層中蝕刻特徵部之方法，該氧化矽基low-k介電質層係配置於光阻遮罩之下，及具有有機成分，該方法包括：提供該氧化矽基low-k介電質層在電漿處理室中；經由該光阻遮罩將複數特徵部蝕刻至該氧化矽基low-k介電質層中，同時在該電漿處理室中沉積氟碳化合物層在該氧化矽基low-k介電質層上；在該電漿處理室中固化該氟碳化合物層；及在該電漿處理室中剝除該光阻遮罩。
  18. 一種在low-k介電質層中形成特徵部之設備，該low-k介電質層係配置於有機遮罩之下，該設備包括：電漿處理室，包括：室壁，形成電漿處理室封閉空間；基板支座，用於將基板支托在該電漿處理室封閉空間中；壓力調節器，用於調節該電漿處理室封閉空間中之壓力；至少一電極，用於提供功率至該電漿處理室封閉空間以維持電漿；氣體入口，用於提供氣體至該電漿處理室封閉空間中；及氣體出口，用於從該電漿處理室封閉空間排出氣體；氣體源，流體連接至該氣體入口，包括：氟碳化合物沉積氣體源；蝕刻氣體源；及剝除氣體源；及控制器，以可控制的方式連接至該氣體源及該至少一電極，包括：至少一處理器；及電腦可讀媒體，包括：用於將該等特徵部經由該有機遮罩蝕刻至該low-k介電質層之電腦可讀碼，包括：用於將蝕刻氣體從該蝕刻氣體源提供至該電漿處理室中之電腦可讀碼；及用於從該至少一電極提供能量以使該蝕刻氣體形成為電漿之電腦可讀碼，其將複數特徵部蝕刻至該low-k介電質層中；用於將氟碳化合物層沉積在該low-k介電質層上之電腦可讀碼，包括：用於將氟碳化合物沉積氣體從該氟碳化合物沉積氣體源提供至該電漿處理室中之電腦可讀碼；及用於從該至少一電極提供能量以使該氟碳化合物沉積氣體形成為沉積電漿之電腦可讀碼，其將氟碳化合物層沉積在該low-k介電質層上；用於固化該氟碳化合物層之電腦可讀碼；及用於剝除該有機遮罩之電腦可讀碼，包括：用於將剝除氣體從該剝除氣體源提供至該電漿處理室中之電腦可讀碼；及用於從該至少一電極提供能量以使該剝除氣體形成為電漿之電腦可讀碼，其剝除該有機遮罩。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
US8802572B2 (en) * 2012-07-10 2014-08-12 Applied Materials, Inc. Method of patterning a low-k dielectric film

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW420848B (en) * 1999-04-01 2001-02-01 Shr Min Method of producing dual damascene structure
TW471132B (en) * 2001-02-05 2002-01-01 United Microelectronics Corp Manufacturing method for dual damascene structure
TW473870B (en) * 1999-06-09 2002-01-21 Applied Materials Inc Integrated low K dielectrics and etch stops
US6569774B1 (en) * 2000-08-31 2003-05-27 Micron Technology, Inc. Method to eliminate striations and surface roughness caused by dry etch
US20050026430A1 (en) * 2003-08-01 2005-02-03 Applied Materials, Inc. Selective etching of carbon-doped low-k dielectrics
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270586A (ja) * 2001-03-08 2002-09-20 Tokyo Electron Ltd 有機系絶縁膜のエッチング方法およびデュアルダマシンプロセス
US6897154B2 (en) * 2002-06-14 2005-05-24 Applied Materials Inc Selective etching of low-k dielectrics
US7226852B1 (en) 2004-06-10 2007-06-05 Lam Research Corporation Preventing damage to low-k materials during resist stripping
US7314828B2 (en) 2005-07-19 2008-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Repairing method for low-k dielectric materials
KR20090012443A (ko) * 2007-07-30 2009-02-04 주식회사 하이닉스반도체 반도체 소자의 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW420848B (en) * 1999-04-01 2001-02-01 Shr Min Method of producing dual damascene structure
TW473870B (en) * 1999-06-09 2002-01-21 Applied Materials Inc Integrated low K dielectrics and etch stops
US6569774B1 (en) * 2000-08-31 2003-05-27 Micron Technology, Inc. Method to eliminate striations and surface roughness caused by dry etch
TW471132B (en) * 2001-02-05 2002-01-01 United Microelectronics Corp Manufacturing method for dual damascene structure
US20050026430A1 (en) * 2003-08-01 2005-02-03 Applied Materials, Inc. Selective etching of carbon-doped low-k dielectrics
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness

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