TWI476834B - 利用高蝕刻速率光阻遮罩之蝕刻 - Google Patents

利用高蝕刻速率光阻遮罩之蝕刻 Download PDF

Info

Publication number
TWI476834B
TWI476834B TW097149695A TW97149695A TWI476834B TW I476834 B TWI476834 B TW I476834B TW 097149695 A TW097149695 A TW 097149695A TW 97149695 A TW97149695 A TW 97149695A TW I476834 B TWI476834 B TW I476834B
Authority
TW
Taiwan
Prior art keywords
etch
layer
protective layer
feature
etching
Prior art date
Application number
TW097149695A
Other languages
English (en)
Other versions
TW200929361A (en
Inventor
Andrew R Romano
S M Raza Sadjadi
Original Assignee
Lam Res Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Res Corp filed Critical Lam Res Corp
Publication of TW200929361A publication Critical patent/TW200929361A/zh
Application granted granted Critical
Publication of TWI476834B publication Critical patent/TWI476834B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338Process specially adapted to improve the resolution of the mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/40Treatment after imagewise removal, e.g. baking

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Description

利用高蝕刻速率光阻遮罩之蝕刻
本發明係關於半導體元件之形成。
在半導體晶圓處理期間,利用熟知的圖案化製程及蝕刻製程將半導體元件之特徵部定義於晶圓上。在這些製程中,將光阻(PR,photoresist)材料沉積於晶圓上,接著將其暴露於由初縮遮罩所過濾之光源下。此初縮遮罩一般為以阻擋光透射通過初縮遮罩之例示性特徵部幾何形狀加以圖案化的玻璃平板。
當光通過初縮遮罩後,光將接觸光阻材料之表面。光會改變光阻材料之化學組成,使顯影劑可移除部分的光阻材料。就正光阻材料而言,曝光區域將被移除;而就負光阻材料而言,未曝光區域將被移除。之後,晶圓受到蝕刻,以從不再受光阻材料保護之區域移除下層材料,從而於晶圓上定義期望之特徵部。光阻材料需要抗蝕刻性成分以避免此光阻材料在蝕刻製程期間太快被移除;亦即發揮蝕刻遮罩之功能。抗蝕刻性添加物詳述於2000年8月15號發證之美國專利第6,103,445號(發明人為Willson等人),以及2000年11月7號發證之美國專利第6,143,466號(發明人為Choi),上述兩項專利將藉由參考文獻之方式合併於此。抗蝕刻性添加物之例為:降冰片烯(norborene)、金剛烷(adamantane)、及其衍生物(對193型光阻而言);以及苯(benzene)、苯基(phenyl)、及其衍生物(對248型光阻而言)。
這些專利亦揭露:化學增幅型光阻材料也具有化學增幅成分以提供化學增幅型光阻組成物。
為實現上述且依據本發明之目的,提供一種將特徵部蝕刻至蝕刻層之方法。圖形化遮罩係形成於蝕刻層上,其中圖形化遮罩係由無抗蝕刻性或幾乎無抗蝕刻性之光阻材料所製成,其中圖形化遮罩具有圖形化遮罩特徵部。藉由執行循環沉積,將保護層沉積於由高蝕刻速率光阻材料製成之圖形化遮罩之上,其中每一循環包含:沉積階段,用以使沉積層沉積於暴露表面上,此暴露表面包含由高蝕刻速率光阻材料製成之圖形化遮罩之側壁;以及輪廓成形階段,用以形成垂直側壁。利用保護層作為遮罩以將特徵部蝕刻至蝕刻層。將保護層移除。
在本發明之另一實施形式中,提供一種用以形成特徵部於蝕刻層上的設備,其中此層乃由基板支持,而其中此蝕刻層乃由具有遮罩特徵部之圖形化高蝕刻速率光阻遮罩加以覆蓋,其中此高蝕刻速率光阻不含抗蝕刻性添加物或提高蝕刻性添加物。設有一電漿處理室,包含:一室壁,形成電漿處理室之外殼;一基板支座,支持在電漿處理室之外殼內之一基板;一壓力調節器,用以調節電漿處理室之外殼內的壓力;至少一電極,用以提供電力至電漿處理室之外殼以維持一電漿;一氣體入口,用以提供氣體至電漿處理室之外殼;一氣體出口,用以從電漿處理室之外殼排出氣體。一氣體源與此氣體入口流體連通,而此氣體源包含一沉積氣體源、一輪廓成形氣體源、及一蝕刻氣體源。一控制器以可控制之方式連結至氣體源以及至少一電極,且此控制器包含至少一處理器及電腦可讀媒體。電腦可讀媒體包含二至三個循環之用以設置保護層沉積之電腦可讀碼,此保護層沉積形成具有厚度在0.5奈米~30奈米之間之側壁之保護層,其中每一循環之電腦可讀碼具有下列用途:用以從沉積氣體源提供一沉積氣流至電漿處理室之外殼;用以使沉積氣體形成電漿;用以停止沉積氣體流至電漿處理室之外殼;用以在第一沉積氣流停止之後,從輪廓成形氣體源提供一輪廓成形氣流至電漿處理室之外殼;用以使輪廓成形氣體形成電漿;用以停止輪廓成形氣體流至電漿處理室之外殼;用以從蝕刻氣體源提供一蝕刻氣流至電漿處理室之外殼;用以利用蝕刻氣體將特徵部加以蝕刻至蝕刻層;及用以剝除保護層及高蝕刻速率光阻遮罩。
在本發明之另一實施形式中,將提供將特徵部蝕刻至蝕刻層之方法。圖形化遮罩係形成於蝕刻層上,其中圖形化遮罩係由高蝕刻速率光阻材料所製成,其中圖形化遮罩具有圖形化遮罩特徵部。藉由執行循環沉積,將保護層沉積於由高蝕刻速率光阻材料製成之圖形化遮罩之上,其中每一循環包含:沉積階段,用以使沉積層沉積於暴露表面上,此暴露表面包含由高蝕刻速率光阻材料製成之圖形化遮罩之側壁上之;以及輪廓成形階段,用以設置垂直側壁。移除此高蝕刻速率光阻材料,留下保護層之側壁。利用保護層之側壁作為遮罩以將特徵部蝕刻至蝕刻層。將保護層移除。
本發明之另一實施形式提供一種用以形成特徵部於蝕刻層上的設備,其中此層乃由基板支持,而其中此蝕刻層乃由具有遮罩特徵部之圖形化高蝕刻速率光阻遮罩加以覆蓋,其中此高蝕刻速率光阻不含抗蝕刻性添加物。設有一電漿處理室,包含:一室壁,形成電漿處理室之外殼;一基板支座,支持在電漿處理室之外殼內之一基板;一壓力調節器,用以調節電漿處理室之外殼內的壓力;至少一電極,用以提供電力至電漿處理室之外殼以維持一電漿;一氣體入口,用以提供氣體至電漿處理室之外殼;一氣體出口,用以從電漿處理室之外殼排出氣體。一氣體源與此氣體入口流體連通,而此氣體源包含一沉積氣體源、一輪廓成形氣體源、及一蝕刻氣體源。一控制器以可控制之方式連結至氣體源以及至少一電極,且此控制器包含至少一處理器及電腦可讀媒體。電腦可讀媒體包含用以提供多次循環以形成具有側壁之保護層之電腦可讀碼,其中此保護層並不形成於此高蝕刻速率光阻之頂面上,其中每一循環之電腦可讀碼具有下列用途:用以從沉積氣體源提供一沉積氣流至電漿處理室之外殼;用以使沉積氣體形成電漿;用以停止沉積氣體流至電漿處理室之外殼;用以在第一沉積氣流停止之後,從輪廓成形氣體源提供一輪廓成形氣流至電漿處理室之外殼;用以使輪廓成形氣體形成電漿;用以停止輪廓成形氣體流至電漿處理室之外殼;用以移除高蝕刻速率光阻而不移除保護層之側壁;用以從蝕刻氣體源提供一蝕刻氣流至電漿處理室之外殼;用以利用蝕刻氣體及利用保護層側壁作為遮罩,將特徵部加以蝕刻至蝕刻層;及用以剝除保護層及高蝕刻速率光阻遮罩。
在本發明之另一實施形式中,將提供一種將特徵部蝕刻至蝕刻層之方法。圖形化遮罩係形成於蝕刻層上,其中圖形化遮罩係由高蝕刻速率光阻材料所製成,其中圖形化遮罩具有圖形化遮罩特徵部。藉由執行循環沉積,將保護層沉積於由高蝕刻速率光阻材料製成之圖形化遮罩之上,其中每一循環包含:沉積階段,用以使沉積層沉積於暴露表面上,此暴露表面包含由高蝕刻速率光阻材料製成之圖形化遮罩之側壁;以及輪廓成形階段,用以設置垂直側壁,其中保護層係沉積於高蝕刻速率光阻遮罩之頂部及側壁上。利用保護層作為遮罩,將特徵部蝕刻至蝕刻層。將保護層移除。
以下將在本發明之詳細說明連同附圖中,對本發明之上述及其他特徵詳加說明。
本發明現在將參照一些較佳的實施例及舉例性附圖詳細地敘述。為了要提供本發明之全面性的了解,許多的具體的細節會在接下來的敘述中提出。然而對熟悉本技藝者,本發明在沒有這些具體細節的情況下仍可實施。在其他情況下,為了避免不必要地混淆本發明,熟知的製程步驟及/或結構並未詳細地描述。
使用抗蝕刻性添加物可能引起各種問題:抗蝕刻性添加物提高光阻的成本、抗蝕刻性添加物可能使光阻對於不同頻率之光的透光率降低、抗蝕刻性添加物可能使線邊緣粗糙度增加。由於不同的抗蝕刻添加物可能僅對於若干不同的曝光頻率為有效,故抗蝕刻添加物之使用將提高微影製程之複雜度以及光阻系統在製造與顯影之複雜度。
當晶圓在曝光後因受到加熱而產生催化作用,其放大周圍之單一光子之反應,於此光子係被吸收,俾能使單一光子被放大以導致100個以上之反應。上述之增幅將導致解析度為15奈米級之模糊。對極紫外光(EUV)微影技術及具有高數值孔徑(NA)之193奈米浸潤技術而言,理想之解析度為30奈米,而由化學增幅所產生之模糊會妨礙上述之解析度。
由於抗蝕刻性添加物使光阻之抗蝕刻性增強,因抗蝕刻性添加物的存在使化學增幅更為需要。在某些實施例中,具有高蝕刻速率且無抗蝕刻性添加物之光阻也可能不含化學增幅添加物(非化學增幅型)。
光阻具有『抵抗』蝕刻之性質,但抗蝕刻性添加物將增加顯影之成本以及那些聚合物之原料成本。抗蝕刻性添加物也使負光阻的製造變的複雜,因巨大單體之交聯反應阻礙高分子鏈並使交聯反應更難產生,因而使上述系統之反差降低。一般認為線邊緣粗糙度與單體大小具有關聯性,當多數的蝕刻群必須依附在側鏈或與聚合物之骨幹結合時,單體單元越大。此外,抗蝕刻性添加物使高感度非化學增幅型光阻(如用於EUV或高NA浸潤技術中)的產生變得複雜,於此擴散乃為一問題。藉由省略抗蝕刻性添加物並使用本發明之實施例,以大幅簡化高感度低線邊緣粗糙度(LER,line edge roughness)之非化學增幅型光阻之製造。
本發明使用具有低抗蝕刻性之高蝕刻速率光阻,將蝕刻層加以蝕刻;本發明使用無抗蝕刻性添加物之高蝕刻速率光阻作為將蝕刻層加以蝕刻之圖案化遮罩會更好。
本發明之實施例可在兩個具有較高選擇性之被沉積的聚合物之間,利用上述之高蝕刻速率光阻以構成被稱為自我對準雙重圖形化之製程。這些自我對準雙重曝光技術(SaDPT,Self Aligned Double Patterning Technology)製程可用來使圖案密度加倍,當曝光光源之波長無法達成更小的間距時,必須降低成像工具的間距尺寸(pitch size)。
為方便了解,圖1為使用於本發明之實施例中之製程的高階流程圖。具有高蝕刻速率光阻之圖形化蝕刻遮罩乃形成於蝕刻層之上(步驟104)。高蝕刻速率光阻具有低抗蝕刻性;高蝕刻速率光阻最好不含抗蝕刻性添加物。圖2A為於基板204上之蝕刻層208的示意橫剖面圖。具有蝕刻遮罩特徵部214且由高蝕刻速率光阻材料製成的圖形化蝕刻遮罩212乃位於抗反射層(ARL,antireflective layer)210、蝕刻層208、基板204之上,形成疊層200。
執行保護層之循環形成以於高蝕刻速率光阻上形成保護層(步驟108)。循環的保護層形成製程至少包含兩步驟:於蝕刻遮罩特徵部214之側壁上沉積一層(步驟109),接著將沉積層之輪廓加以塑形(步驟110)。圖2B為具有保護層220之圖形化蝕刻遮罩212之示意橫剖面圖,此保護層係由循環的保護層形成所形成並沉積於蝕刻遮罩特徵部214之側壁上。如圖所示,在這個實施例中,保護層之形成並不於蝕刻遮罩特徵部214之底部的水平抗反射層(ARL)210表面上形成一層;在這個例子中,保護層形成於光阻遮罩之頂部上的水平表面上。
接著將特徵部蝕刻至蝕刻層208(步驟112)。圖2C顯示將特徵部232蝕刻至蝕刻層208。接著移除保護層(步驟116)。這個步驟可同時移除以高蝕刻速率光阻製成之圖形化遮罩及ARL。在另一個實施例中,這些層可於單獨步驟中被移除。圖2D顯示在沉積層及蝕刻遮罩被移除後之疊層200。執行額外的形成步驟(步驟120)。例如,接著可於特徵部中形成接觸部。為提供雙重鑲嵌結構(dual damascene structure),可在接觸部形成之前先蝕刻渠道。在替代方案中,可利用額外之步驟以形成記憶體裝置。
【介電層蝕刻之例】
如圖2A所示,在本發明之例中,將被蝕刻之層為設置於基板204上的介電層208。抗反射層(ARL)210乃設置於介電層208上。由248奈米光阻製成的高蝕刻速率光阻圖形化蝕刻遮罩212乃設置於ARL 210之上(步驟104)。蝕刻遮罩特徵部214乃形成在高蝕刻速率光阻圖形化蝕刻遮罩212中。目前,對248奈米光阻蝕刻遮罩而言,使用習知製程之典型光阻最小線寬(CD)為100~250奈米。基板係設置於電漿處理室中。
圖5為用來執行保護層之形成、蝕刻、及剝除的電漿處理室500之示意橫剖面圖。電漿處理室500包含:限制環502、上電極504、下電極508、氣體源510、及排氣泵520。於電漿處理室500之內,將基板204置於下電極508之上。下電極508包含用以夾住基板204之合適基板夾頭機構(如靜電機械式夾頭等)。反應器蓋528包含設置於下電極508正對面之上電極504。上電極504、下電極508、及限制環502定義受限之電漿容積。經由氣體源510供給氣體至此受限之電漿容積,並經由排氣泵520將氣體由此受限之電漿容積通過限制環與排氣口而排出。第一RF源544與上電極504電性相連,第二RF源548與上電極508電性相連。室壁552包圍限制環502、上電極504及下電極508。第一RF源544與第二RF源548兩者皆包含27MHz之電源及2MHz之電源。連結RF電力與電極之不同組合皆有可能。至於Exelan HPTTM ,其根本上與具有Turbo Pump附接於室中之Exelan HP相同,其由位於加州佛利蒙(Fremont)之LAM Research CorporationTM 所製造,其可用在本發明之較佳實施例中,27MHz及2MHz之電源組成與下電極連結之第二RF電源548,而上電極係為接地。將控制器535以可控制之方式連結至RF源544及548、排氣泵520、及氣體源510。當將被蝕刻之層208為介電層(如氧化矽或有機矽酸玻璃)時,可使用Exelan HPT。
圖6A及6B說明一電腦系統1300,其適合用來執行於本發明之實施例中所使用的控制器535。圖6A顯示電腦系統可能的實體形式。當然,電腦系統可能有許多種實體形式,範圍從積體電路、印刷電路板、小型手提裝置上至龐大的超級電腦。電腦系統1300包含螢幕1302、顯示器1304、機殼1306、磁碟機1308、鍵盤1310及滑鼠1312。磁碟1314為電腦可讀媒體,用來轉換資料來回電腦系統1300。
圖6B為一個電腦系統1300的方塊圖範例。附屬在系統匯流排1320上者為各種子系統。處理器1322(也稱為中央處理單元或CPU)與包含記憶體1324之儲存裝置相連接。記憶體1324包含隨機存取記憶體(RAM,read access memory)及唯讀記憶體(ROM,read only memory)。如同技術中所熟知者,ROM單向地傳輸資料與指令至CPU,而RAM一般以雙向方式傳輸資料與指令。這兩種型態的記憶體可以包含任何以下所描述的適當電腦可讀媒體。固定式磁碟1326也雙向地連接在CPU 1322上;它提供額外的資料儲存能力並包含任何以下所描述的電腦可讀媒體。固定式磁碟1326可用來儲存程式、資料等,一般為比主要儲存媒體更慢速之輔助儲存媒體(例如硬碟)。應了解:在適當的情況中,保留在固定式磁碟1326內的資訊可用標準方式被併入記憶體1324中作為虛擬記憶體。卸除式磁碟1314可採取任何以下所描述的電腦可讀媒體之形式。
亦將CPU 1322連接至各種輸入/輸出裝置,如顯示器1304、鍵盤1310、滑鼠1312及揚聲器1330。一般而言,輸入/輸出裝置可為下列任一:視訊顯示器、軌跡球、滑鼠,鍵盤,麥克風,觸摸式顯示器、轉換讀卡機、讀磁帶或紙帶機、輸入板、尖筆、聲音或手寫辨識器、生物讀取機或其他電腦。CPU 1322也可選擇性地使用網路介面1340連接至另一電腦或電信網路。利用此一網路介面,預期CPU在執行上述方法步驟的過程中,可從網路接收資訊或輸出資訊到網路。再者,本發明的方法實施例可單獨在CPU 1322上執行,或透過例如結合分享部分處理之遠端CPU之網際網路來執行。
此外,本發明的實施例進一步與有電腦可讀媒體之電腦儲存產品相關,該電腦可讀媒體上具有用以執行各種電腦執行運算之電腦碼。媒體與電腦碼可為本發明之用途所特別設計及建構,或對精於電腦軟體技術之人士而言,它們乃為熟知且可用。電腦可讀媒體的例子包含但不限於:磁性媒體,如硬碟、磁片及磁帶;光學媒體,如唯讀光碟(CD-ROM,compact disc read only memory)及全像裝置;磁光媒體,如軟磁光碟;及專用於儲存與執行程式碼之硬體裝置,如專用積體電路(ASIC,application-specific integrated circuit);可程式化邏輯元件(PLD,programmable logic device);及ROM與RAM裝置。電腦碼的例子包含機械碼(如由編譯器所產生者)及包含利用譯碼器而由電腦所執行之較高階碼的檔案。電腦可讀媒體也可為經由實現在載波上的電腦資料信號加以傳送且表示一連串可由處理器來執行之指令的電腦碼。
其他的例子將利用其他裝置來實現本發明。
接下來,執行保護層之循環形成以設置保護層(步驟108)。在這個例子中,沉積階段(步驟109)包含:提供沉積氣體並由此沉積氣體產生電漿以形成沉積層。在這個例子中,沉積氣體具有聚合物形成配方。此聚合物形成配方之例為碳氫化合物氣體,如C2 H2 、CH4 、及C2 H4 ,及氟碳化合物氣體,如CH3 F、CH2 F2 、CHF3 、C4 F6 、及C4 F8 。另一個聚合物形成配方之例為氟碳化合物之化學物及含氫氣體,如含有CF4 及H2 之配方。接著停止沉積氣體。
輪廓成形(步驟110)包含:提供輪廓成形氣體並由此輪廓成形氣體產生輪廓成形電漿,以將沉積層420之輪廓加以塑形;輪廓成形氣體與沉積氣體不同。如圖所示,沉積階段(步驟109)及輪廓成形階段(步驟110)不同時發生。在這個例子中,輪廓成形氣體包含氟碳化合物之化學物,如CF4 、CHF3 、及CH2 F2 ,亦可使用其他氣體,如COS、O2 、N2 、及H2 。在這個例子中,供應2MHz下之0瓦電力及27MHz下之800瓦電力。接著停止沉積氣體。
在這個例子中,沉積階段(步驟109)將被重複第二次。相同的沉積配方將如上所述地使用於此。在另一個實施例中,此沉積配方也可從最先的沉積階段之配方修改而來。
輪廓成形階段(步驟110)將被重複第二次。相同的輪廓成形配方將如上所述地使用於此。此輪廓成形配方也可從最先的輪廓成形階段之配方修改而來。
保護層形成製程(步驟108)可重複若干次循環直到形成期望的保護層。在這個例子中,循環的次數最好為1~10次;循環的次數為2~3次會更好。保護層的側壁厚度最好為0.5~30奈米;保護層的側壁厚度為0.5~10奈米會更好。
在保護層形成(步驟108)後,接著使用保護層來蝕刻介電層(步驟112)。此蝕刻步驟包含:提供蝕刻氣體並由此蝕刻氣體形成蝕刻電漿。在這個例子中,將使用與用於輪廓成形階段(步驟110)之輪廓成形配方或用於沉積階段(步驟109)之配方不同的蝕刻配方來蝕刻介電層(步驟112)。這是因為期望介電層208不在保護層形成(步驟108)期間被蝕刻。用以蝕刻介電層之蝕刻化學物之例為具有氧氣(O2 )或氮氣(N2 )之C4 F6
接著移除保護層(步驟116)。在這個例子中,使用標準光阻去除程序以移除保護層遮罩。也可執行額外的形成步驟(步驟120)。
在每個沉積階段之每個沉積層的厚度最好在0.5~30奈米之間;在每個沉積階段之每個沉積層的厚度在0.5~5奈米之間會更好;在每個沉積階段之每個沉積層的厚度在1~5奈米之間為最佳。
在本發明之不同實施例中,蝕刻層可為介電層,如low-k介電層或含金屬層。此蝕刻層也可為硬質遮罩層,如無定形碳或SiN層,作為之後用來蝕刻特徵部之硬質遮罩。
【縮小間距長度之製程】
在本發明之另一例中,特徵部間距可被增大。圖3為使用於本發明之實施例中之製程的高階流程圖。具有高蝕刻速率光阻之圖形化蝕刻遮罩乃形成於蝕刻層之上(步驟304)。高蝕刻速率光阻具有低抗蝕刻性;高蝕刻速率光阻最好不含抗蝕刻性添加物。在本發明之實施例中,圖4A為圖形化遮罩之橫剖面圖。於基板404(如晶圓)上可設置阻障層406,於阻障層406之上可形成蝕刻層408,如導電金屬層或多晶矽層或介電層。於蝕刻層408之上可形成抗反射層(ARL)410,如DARC層。由高蝕刻速率光阻製成的圖形化第一遮罩412乃位於抗反射層(ARL)410之上。在這個例子中,如圖所示,由線形遮罩製成的蝕刻遮罩特徵部414具有定義為線寬『Lp 』之寬度。如圖所示,在高蝕刻速率光阻遮罩之間的間隔422具有寬度『Sp 』。如圖所示,高蝕刻速率光阻遮罩之間距長度『Pp 』乃定義為線寬與間隔寬度之總合Pp =Lp +Sp 。這些寬度乃由用來形成高蝕刻速率光阻遮罩之微影技術的解析度來決定,期望能縮小間距長度。
執行保護層之循環形成以形成保護層於高蝕刻速率光阻之上(步驟308)。循環的保護層形成製程至少包含兩步驟:於蝕刻遮罩特徵部414之側壁上沉積一層(步驟309),接著將沉積層之輪廓加以塑形(步驟310)。圖4B為具有保護層420之圖形化高蝕刻速率光阻遮罩412之示意橫剖面圖,此保護層乃沉積於高蝕刻速率光阻遮罩之側壁。保護層420在遮罩間隔之內形成一側壁層特徵部424,其中側壁層特徵部424具有比高蝕刻速率光阻遮罩之間隔CD小的縮小間隔CD。被沉積的高蝕刻速率光阻遮罩之縮小間隔CD最好比高蝕刻速率光阻遮罩特徵部之間隔CD小50%。同時也期望此側壁層具有本質上為垂直的高度保角形側壁428(如圖所示)。本質上為垂直之側壁之例子為:從底部至頂部與特徵部底部形成88°~90°之間的角度之側壁。保角形側壁本質上從特徵部之頂部至底部皆有相同厚度之沉積層。非保角形側壁將形成琢面(faceting)或麵包塊(bread-loafing)之構造,其提供非本質上垂直之側壁。錐形側壁(由於琢面構造)或麵包塊(bread-loafing)側壁可使此被沉積之層之CD增大並提供較差的蝕刻遮罩。位於側壁上之沉澱物比位於第一遮罩特徵部底部上之沉澱物厚為較佳;最好在第一遮罩特徵部底部上沒有沉澱物。在這個例子中,保護層並不沉積在高蝕刻速率光阻遮罩之頂部上的水平表面上。
移除高蝕刻速率光阻遮罩(步驟311)。由於高蝕刻速率光阻遮罩最好不含抗蝕刻性添加物,故高蝕刻速率光阻可被移除但不顯著移除保護層。圖4C為移除高蝕刻速率光阻遮罩之後之疊層的橫剖面圖。
接著將特徵部蝕刻至蝕刻層408(步驟312)。圖4D顯示將特徵部432蝕刻至蝕刻層408。接著移除保護層(步驟316)。在這個例子中,保護層及ARL可於單獨剝除步驟中被移除。圖4E顯示在沉積層及蝕刻遮罩被移除之後之疊層。蝕刻層之線寬顯示為Lf ,在蝕刻層之內的特徵部之間隔寬度顯示為Sf ,特徵部之間距長度顯示為Pf ,其中Pf =Lf +Sf 。為了比較,將圖4A之光阻遮罩間距Pp 、光阻線寬Lp 、及光阻間隔Sp 顯示在圖4E,以與特徵部間距Pf 、特徵部線寬Lf 、及特徵部間隔寬度Sf 互相比較。在這個實施例中,特徵部之間距長度Pf 為光阻遮罩之間距長度Pp 的一半,因為在特徵部之間的線寬Lf 為光阻遮罩之線寬Lp 的一半,且特徵部間隔寬度Sf 為在光阻遮罩之間隔Sp 的一半。因此,當使用相同之光阻微影製程時,此發明製程可藉由縮小一半之間距長度、線寬、及特徵部寬度使蝕刻特徵部之解析度加倍。執行額外的形成步驟(步驟320)。例如,可利用額外之步驟以形成記憶體裝置。
側壁之寬度為線寬Lp 的30%~70%為較佳;側壁之寬度最好為線寬Lp 的40%~60%。
在另一個實施例中,若將被蝕刻之層為金屬層或矽層,則此保護層可由具有更強之抗蝕刻性之層所製成,如氮化矽材料。
在本發明之另一實施例中,將晶圓之溫度保持在光阻材料之玻璃轉化溫度(glass transition temperature)以下以避免光阻遮罩特徵部失真。晶圓溫度範圍保持在100℃~-100℃之間為較佳;晶圓溫度範圍保持在80℃~-80℃之間會更好;晶圓溫度範圍最好保持在40℃~-40℃之間。
此發明製程之其一優點為:非垂直之沉積輪廓可藉由隨後的輪廓成形步驟變的更加垂直。此發明製程之另一優點為可增加及回蝕沉積層,致使在每一循環期間形成薄沉積層。上述之薄層可協助預防由形成單一厚層所導致的剝離。單一厚薄膜也可能導致其他問題。此外,此循環製程提供更多控制參數(可容納更多調諧參數)以設置更佳的保角沉積層。因為此循環製程將在CD縮小製程中維持最小量之麵包塊(bread-loafing)構成,可使在沉積輪廓底部之CD增量持續增加。
在本發明之一實施例中,保護層係由碳及氫材料所製成。
至於因微影系統之解析度而受限的間距長度,此實施例允許被蝕刻之特徵部之間距長度縮小。
由於抗蝕刻性添加物可能在某種曝光頻率下為可穿透,但對於其它頻率則不為可穿透,則一抗蝕刻性添加物可能在使用某種頻率之微影製程中為有用,但在使用其它頻率之其他微影製程中則不為有用。由於本發明使用無抗蝕刻性添加物之光阻,本發明之其一優點為:單一聚合物可適用於各種不同的微影曝光頻率。
本發明可在不離開本發明之精神及基本特徵下作各種特定的例示。因此本實施例應被視為舉例性而非限制性者,且本發明之範圍為由隨附之申請專利範圍所限定而並非由上述說明所限制,所有與申請專利範圍意義相等之變化均應包含於本發明之中。
100...開始
104...形成軟光阻圖形化蝕刻遮罩
108...沉積保護層
109...沉積
110...輪廓成形
112...蝕刻該蝕刻層
116...移除保護層
120...額外的形成步驟
124...停止
200...疊層
204...基板
208...蝕刻層
210...抗反射層
212...圖形化蝕刻遮罩
214...蝕刻遮罩特徵部
220...保護層
232...特徵部
300...開始
304...形成軟光阻圖形化蝕刻遮罩
308...沉積保護層
309...沉積
310...輪廓成形
311...移除軟光阻遮罩
312...蝕刻該蝕刻層
316...移除保護層
320...額外的形成步驟
324...停止
404...基板
406...阻障層
408...蝕刻層
410...抗反射層
412...圖形化蝕刻遮罩
414...蝕刻遮罩特徵部
420...保護層
422...間隔
424...側壁層特徵部
428...側壁
432...特徵部
500...電漿處理室
502...限制環
504...上電極
508...下電極
510...氣體源
520...排氣泵
528...反應器蓋
535...控制器
544...第一RF源
548...第二RF源
552...室壁
1300...電腦系統
1302...螢幕
1304...顯示器
1306...機殼
1308...磁碟機
1310...鍵盤
1312...滑鼠
1314...卸除式磁碟
1320...系統匯流排
1322...處理器
1324...記憶體
1326...固定式磁碟
1330...揚聲器
1340...網路介面
Lf ...特徵部之線寬
Sf ...特徵部之間隔寬度
Pf ...特徵部之間距長度
Lp ...光阻遮罩之線寬
Sp ...光阻遮罩之間隔寬度
Pp ...光阻遮罩之間距長度
本發明乃經由實施例而非限制例而在附圖之圖式中加以說明,其中相同參考標號表示相同元件。
圖1為使用於本發明之實施例中之製程的高階流程圖。
圖2A-D為依據本發明之實施例加以處理之疊層的示意橫剖面圖。
圖3為使用於本發明之實施例中之另一製程的高階流程圖。
圖4A-E為依據本發明之例加以處理之疊層的示意橫剖面圖。
圖5為可用來實行本發明之電漿處理室之示意圖。
圖6A-6B說明一電腦系統,其適合用來執行於本發明之實施例中所使用的控制器。
100...開始
104...形成軟光阻圖形化蝕刻遮罩
108...沉積保護層
109...沉積
110...輪廓成形
112...蝕刻該蝕刻層
116...移除保護層
120...額外的形成步驟
124...停止

Claims (19)

  1. 一種將特徵部蝕刻至一蝕刻層的方法,包含:圖形化遮罩形成步驟,於該蝕刻層上形成一圖形化遮罩,其中該圖形化遮罩係由一高蝕刻速率光阻材料所製成,其中該高蝕刻速率光阻材料係不含抗蝕刻性添加物且不含化學增幅添加物,其中該圖形化遮罩具有圖形化遮罩特徵部;保護層沉積步驟,藉由執行一循環沉積,將一保護層沉積於由高蝕刻速率光阻材料製成之該圖形化遮罩之上,其中每一循環包含:一沉積階段,用以使一沉積層沉積於暴露表面上,該暴露表面包含由高蝕刻速率光阻材料製成之該圖形化遮罩之側壁;及一輪廓成形階段,用以形成垂直側壁;特徵部蝕刻步驟,利用該保護層作為遮罩以將特徵部蝕刻至該蝕刻層;及保護層移除步驟,將該保護層移除。
  2. 如申請專利範圍第1項之將特徵部蝕刻至一蝕刻層的方法,其中該保護層之該循環沉積被執行二至三個循環。
  3. 如申請專利範圍第1項之將特徵部蝕刻至一蝕刻層的方法,其中利用該保護層及該圖形化遮罩作為將該特徵部蝕刻至該蝕刻層之遮罩,且其中該圖形化遮罩在將該特徵部蝕刻至該蝕刻層期間係不移除。
  4. 如申請專利範圍第3項之將特徵部蝕刻至一蝕刻層的方法,其中於該保護層移除步驟時也剝除由高蝕刻速率光阻材料製成之該圖形化遮罩。
  5. 如申請專利範圍第4項之將特徵部蝕刻至一蝕刻層的方法,其中 該保護層具有厚度為0.5奈米~10奈米之側壁。
  6. 如申請專利範圍第1項之將特徵部蝕刻至一蝕刻層的方法,其中該保護層係沉積於該圖形化遮罩之該特徵部的側壁上。
  7. 如申請專利範圍第1項之將特徵部蝕刻至一蝕刻層的方法,其中該保護層沉積步驟並不橫越該圖形化遮罩特徵部底部而形成一保護層。
  8. 如申請專利範圍第1項之將特徵部蝕刻至一蝕刻層的方法,更包含:在將該特徵部蝕刻至該蝕刻層之前,移除由高蝕刻速率光阻材料製成之該圖形化遮罩而不移除由該保護層形成之側壁,其中該特徵部蝕刻步驟係利用該保護層之該側壁作為遮罩。
  9. 如申請專利範圍第1項之將特徵部蝕刻至一蝕刻層的方法,其中該圖形化遮罩具有一圖形化遮罩間距長度,且其中該蝕刻特徵部之間距長度小於該圖形化遮罩之間距長度。
  10. 如申請專利範圍第1項之將特徵部蝕刻至一蝕刻層的方法,其中該保護層沉積步驟並不於水平表面上形成一保護層。
  11. 如申請專利範圍第1項之將特徵部蝕刻至一蝕刻層的方法,其中該沉積階段包含:通入一沉積氣體;使該沉積氣體形成一電漿;及停止該沉積氣體流。
  12. 如申請專利範圍第1項之將特徵部蝕刻至一蝕刻層的方法,其中該輪廓成形階段包含: 通入一輪廓成形氣體;使該輪廓成形氣體形成一電漿;及停止該輪廓成形氣體流。
  13. 一種在一蝕刻層中形成特徵部的設備,其中該蝕刻層乃由一基板所支持,且其中該蝕刻層乃由具有遮罩特徵部之圖形化高蝕刻速率光阻遮罩加以覆蓋,其中該高蝕刻速率光阻不含抗蝕刻性添加物,該設備包含:(A)一電漿處理室,包含:(A1)一室壁,形成一電漿處理室之外殼;(A2)一基板支座,支持在該電漿處理室之外殼內之一基板;(A3)一壓力調節器,用以調節該電漿處理室之外殼內的壓力;(A4)至少一電極,用以提供電力至該電漿處理室之外殼以維持一電漿;(A5)一氣體入口,用以提供氣體進入至該電漿處理室之外殼內;及(A6)一氣體出口,用以從該電漿處理室之外殼排出氣體;(B)一氣體源,與該氣體入口流體連通,包含:(B1)一沉積氣體源;(B2)一輪廓成形氣體源;及(B3)一蝕刻氣體源;(C)一控制器,以可控制之方式連結至該氣體源以及該至少一電極,包含:(C1)至少一處理器;及(C1)電腦可讀媒體,包含:(C21)電腦可讀碼,用以提供二至三個循環以設置一保護層沉積,該保護層沉積形成具有厚度在0.5奈米~30奈米之間之側壁的保護層,其中每一循環包含:(I)電腦可讀碼,用以從該沉積氣體源提供一沉積 氣流至該電漿處理室之外殼;(II)電腦可讀碼,用以使該沉積氣體形成電漿;(III)電腦可讀碼,用以停止該沉積氣體流至該電漿處理室之外殼;(IV)電腦可讀碼,用以在該第一沉積氣流停止之後,從該輪廓成形氣體源提供一輪廓成形氣流至該電漿處理室之外殼;(V)電腦可讀碼,用以使該輪廓成形氣體形成電漿;及(VI)電腦可讀碼,用以停止供應至該電漿處理室之外殼的該輪廓成形氣體流;(C22)電腦可讀碼,用以從該蝕刻氣體源提供一蝕刻氣流至該電漿處理室之外殼;(C23)電腦可讀碼,用以利用該蝕刻氣體將特徵部蝕刻至該蝕刻層;及(C24)電腦可讀碼,用以剝除該保護層及該高蝕刻速率光阻遮罩。
  14. 一種將特徵部蝕刻至一蝕刻層的方法,包含:圖形化遮罩形成步驟,於該蝕刻層上形成一圖形化遮罩,其中該圖形化遮罩係由一高蝕刻速率光阻材料所製成,其中該高蝕刻速率光阻材料係不含抗蝕刻性添加物且不含化學增幅添加物,其中該圖形化遮罩具有圖形化遮罩特徵部;保護層沉積步驟,藉由執行一循環沉積,將一保護層沉積於由高蝕刻速率光阻材料製成之該圖形化遮罩之上,其中每一循環包含:一沉積階段,用以使一沉積層沉積於暴露表面上,該暴露表面包含由高蝕刻速率光阻材料製成之該圖形化遮罩之側壁;及一輪廓成形階段,用以形成垂直側壁; 高蝕刻速率光阻材料移除步驟,將該高蝕刻速率光阻材料移除,並留下該保護層之側壁;特徵部蝕刻步驟,利用該保護層之該側壁作為遮罩以將特徵部蝕刻至該蝕刻層;及保護層移除步驟,將該保護層移除。
  15. 如申請專利範圍第14項之將特徵部蝕刻至一蝕刻層的方法,其中該保護層沉積步驟並不於該高蝕刻速率光阻遮罩之頂面上形成一保護層。
  16. 一種在一蝕刻層中形成特徵部的設備,其中該蝕刻層乃由一基板支持,而其中該蝕刻層乃由具有遮罩特徵部之圖形化高蝕刻速率光阻遮罩加以覆蓋,其中該高蝕刻速率光阻不含抗蝕刻性添加物,該設備包含:(A)一電漿處理室,包含:(A1)一室壁,形成一電漿處理室之外殼;(A2)一基板支座,支持在該電漿處理室之外殼內之一基板;(A3)一壓力調節器,用以調節該電漿處理室之外殼內的壓力;(A4)至少一電極,用以提供電力至該電漿處理室之外殼以維持一電漿;(A5)一氣體入口,用以提供氣體進入至該電漿處理室之外殼內;及(A6)一氣體出口,用以從該電漿處理室之外殼排出氣體;(B)一氣體源,與該氣體入口流體連通,包含:(B1)一沉積氣體源;(B2)一輪廓成形氣體源;及(B3)一蝕刻氣體源;(C)一控制器,以可控制之方式連結至該氣體源以及該至少一電極,包含: (C1)至少一處理器;及(C2)電腦可讀媒體,包含:(C21)電腦可讀碼,用以提供多次循環以形成一具有側壁之保護層,其中該保護層並不形成於該高蝕刻速率光阻之頂面上,其中每一循環包含:(I)電腦可讀碼,用以從該沉積氣體源提供一沉積氣流至該電漿處理室之外殼;(II)電腦可讀碼,用以使該沉積氣體形成電漿;(III)電腦可讀碼,用以停止供應至該電漿處理室之外殼的該沉積氣體流;(IV)電腦可讀碼,用以在該第一沉積氣流停止之後,從該輪廓成形氣體源提供一輪廓成形氣流至該電漿處理室之外殼;(V)電腦可讀碼,用以使該輪廓成形氣體形成電漿;(VI)電腦可讀碼,用以停止供應至該電漿處理室之外殼的該輪廓成形氣體流;(C22)電腦可讀碼,用以移除該高蝕刻速率光阻而不移除該保護層之該側壁;(C23)電腦可讀碼,用以從該蝕刻氣體源提供一蝕刻氣流至該電漿處理室之外殼;(C24)電腦可讀碼,用以利用該蝕刻氣體將特徵部蝕刻至該蝕刻層;及(C25)電腦可讀碼,用以剝除該保護層及該高蝕刻速率光阻遮罩。
  17. 一種將特徵部蝕刻至一蝕刻層的方法,包含:圖形化遮罩形成步驟,於該蝕刻層上形成一圖形化遮罩,其中該圖形化遮罩係由一高蝕刻速率光阻材料所製成,其中該高蝕刻速率光阻材料係無抗蝕刻性添加物且不含化學增幅添加物,其中該圖形化遮罩具有圖形化遮罩特徵部; 保護層沉積步驟,藉由執行一循環沉積,將一保護層沉積於由高蝕刻速率光阻材料製成之該圖形化遮罩之上,其中每一循環包含:一沉積階段,用以使一沉積層沉積於暴露表面上,該暴露表面包含由高蝕刻速率光阻材料製成之該圖形化遮罩之側壁;及一輪廓成形階段,用以設置垂直側壁,其中該保護層係沉積於該高蝕刻速率光阻遮罩之頂部及側壁上;特徵部蝕刻步驟,利用該保護層作為遮罩以將特徵部蝕刻至該蝕刻層;及保護層移除步驟,將該保護層移除。
  18. 如申請專利範圍第17項之將特徵部蝕刻至一蝕刻層的方法,其中該保護層沉積步驟並不於該遮罩特徵部底部之水平表面上形成一保護層。
  19. 如申請專利範圍第17項之將特徵部蝕刻至一蝕刻層的方法,其中利用該保護層及該圖形化遮罩作為將該特徵部蝕刻至該蝕刻層之遮罩,且其中該圖形化遮罩在將該特徵部蝕刻至該蝕刻層期間係不移除。
TW097149695A 2007-12-21 2008-12-19 利用高蝕刻速率光阻遮罩之蝕刻 TWI476834B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US1636607P 2007-12-21 2007-12-21

Publications (2)

Publication Number Publication Date
TW200929361A TW200929361A (en) 2009-07-01
TWI476834B true TWI476834B (zh) 2015-03-11

Family

ID=40789177

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097149695A TWI476834B (zh) 2007-12-21 2008-12-19 利用高蝕刻速率光阻遮罩之蝕刻

Country Status (5)

Country Link
US (1) US20120282780A9 (zh)
KR (1) KR20100106501A (zh)
CN (1) CN102007570B (zh)
TW (1) TWI476834B (zh)
WO (1) WO2009085564A2 (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101573954B1 (ko) * 2007-12-21 2015-12-02 램 리써치 코포레이션 포토레지스트 더블 패터닝
WO2011008436A2 (en) * 2009-07-13 2011-01-20 Applied Materials, Inc. Method for removing implanted photo resist from hard disk drive substrates
US8329585B2 (en) * 2009-11-17 2012-12-11 Lam Research Corporation Method for reducing line width roughness with plasma pre-etch treatment on photoresist
US20120094494A1 (en) * 2010-10-14 2012-04-19 Macronix International Co., Ltd. Methods for etching multi-layer hardmasks
US8304262B2 (en) 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
EP2608247A1 (en) 2011-12-21 2013-06-26 Imec EUV photoresist encapsulation
US9543158B2 (en) 2014-12-04 2017-01-10 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US10297459B2 (en) 2013-09-20 2019-05-21 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9378971B1 (en) 2014-12-04 2016-06-28 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
JP2017521715A (ja) * 2014-07-08 2017-08-03 東京エレクトロン株式会社 ネガティブトーン現像剤相溶性フォトレジスト組成物及び使用方法
US9384998B2 (en) 2014-12-04 2016-07-05 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9997373B2 (en) 2014-12-04 2018-06-12 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9620377B2 (en) 2014-12-04 2017-04-11 Lab Research Corporation Technique to deposit metal-containing sidewall passivation for high aspect ratio cylinder etch
US10170324B2 (en) 2014-12-04 2019-01-01 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US9887097B2 (en) 2014-12-04 2018-02-06 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9543148B1 (en) * 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US10276398B2 (en) 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10847374B2 (en) 2017-10-31 2020-11-24 Lam Research Corporation Method for etching features in a stack
US10495970B2 (en) 2017-11-15 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Critical dimension uniformity
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10361092B1 (en) 2018-02-23 2019-07-23 Lam Research Corporation Etching features using metal passivation
US10636686B2 (en) * 2018-02-27 2020-04-28 Lam Research Corporation Method monitoring chamber drift
WO2019190495A1 (en) * 2018-03-28 2019-10-03 Intel Corporation Carbon-based dielectric materials for semiconductor structure fabrication and the resulting structures
US10566194B2 (en) 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
TWI812762B (zh) * 2018-07-30 2023-08-21 日商東京威力科創股份有限公司 處理被處理體之方法、處理裝置及處理系統
US11776811B2 (en) 2020-05-12 2023-10-03 Applied Materials, Inc. Selective deposition of carbon on photoresist layer for lithography applications
WO2022036549A1 (en) * 2020-08-18 2022-02-24 Applied Materials, Inc. Method of depositing a pre-etch protective layer
CN111952169B (zh) * 2020-08-21 2024-07-23 北京北方华创微电子装备有限公司 聚酰亚胺刻蚀方法
EP4310900A1 (en) * 2022-07-22 2024-01-24 Imec VZW A method for controlling the width of nano-sized fin-shaped features on a semiconductor substrate

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US20050048785A1 (en) * 2003-08-26 2005-03-03 Lam Research Corporation Reduction of feature critical dimensions

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4216922B2 (ja) * 1998-05-08 2009-01-28 東京エレクトロン株式会社 酸化膜のエッチング方法
US4806201A (en) * 1986-12-04 1989-02-21 Texas Instruments Incorporated Use of sidewall oxide to reduce filaments
US6103445A (en) * 1997-03-07 2000-08-15 Board Of Regents, The University Of Texas System Photoresist compositions comprising norbornene derivative polymers with acid labile groups
US6291356B1 (en) * 1997-12-08 2001-09-18 Applied Materials, Inc. Method for etching silicon oxynitride and dielectric antireflection coatings
KR100301053B1 (ko) * 1998-09-21 2001-09-22 윤종용 화학증폭형 포토레지스트용 감광성 중합체 및 이를 포함하는 화학 증폭형 포토레지스트 조성물
US6962879B2 (en) * 2001-03-30 2005-11-08 Lam Research Corporation Method of plasma etching silicon nitride
US6348384B1 (en) * 2001-07-06 2002-02-19 Macronix International Co., Ltd. Method of using organic polymer as covering layer for device lightly doped drain structure
US7134941B2 (en) * 2002-07-29 2006-11-14 Nanoclean Technologies, Inc. Methods for residue removal and corrosion prevention in a post-metal etch process
US20060276043A1 (en) * 2003-03-21 2006-12-07 Johnson Mark A L Method and systems for single- or multi-period edge definition lithography
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US7241683B2 (en) * 2005-03-08 2007-07-10 Lam Research Corporation Stabilized photoresist structure for etching process
JP4580284B2 (ja) * 2005-06-20 2010-11-10 Okiセミコンダクタ株式会社 強誘電体素子の製造方法
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness
KR100628249B1 (ko) * 2005-09-13 2006-09-27 동부일렉트로닉스 주식회사 반도체 소자의 형성 방법
US7429533B2 (en) * 2006-05-10 2008-09-30 Lam Research Corporation Pitch reduction
US7655571B2 (en) * 2006-10-26 2010-02-02 Applied Materials, Inc. Integrated method and apparatus for efficient removal of halogen residues from etched substrates
US8563229B2 (en) * 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US20050048785A1 (en) * 2003-08-26 2005-03-03 Lam Research Corporation Reduction of feature critical dimensions

Also Published As

Publication number Publication date
WO2009085564A4 (en) 2009-11-26
KR20100106501A (ko) 2010-10-01
CN102007570B (zh) 2013-04-03
WO2009085564A3 (en) 2009-10-01
US20090163035A1 (en) 2009-06-25
CN102007570A (zh) 2011-04-06
WO2009085564A2 (en) 2009-07-09
TW200929361A (en) 2009-07-01
US20120282780A9 (en) 2012-11-08

Similar Documents

Publication Publication Date Title
TWI476834B (zh) 利用高蝕刻速率光阻遮罩之蝕刻
TWI447800B (zh) 光阻雙重圖形化
TWI496208B (zh) 側壁形成製程
JP5086090B2 (ja) 水素流量傾斜化によるフォトレジストプラズマコンディショニング工程を含むエッチング方法及び装置
CN101595551B (zh) 临界尺寸减小及粗糙度控制
KR101353239B1 (ko) 피치 감소
JP4886513B2 (ja) フィーチャ微小寸法の低減
JP5081917B2 (ja) フッ素除去プロセス
CN100543946C (zh) 蚀刻掩模特征临界尺寸的减小
TWI411040B (zh) 使用多重遮罩之特徵關鍵尺寸的減小
JP5254351B2 (ja) 酸化物スペーサを使用したピッチ低減
TWI437629B (zh) 蝕刻輪廓控制
JP5489724B2 (ja) エッチング中のラインエンドショートニングの低減
KR101534883B1 (ko) 마스크 트리밍
TWI502643B (zh) 陣列雙重圖案化中之分隔部形成
TWI405265B (zh) 均勻控制的蝕刻
TWI488233B (zh) 藉由開孔之抗反射層施行之臨界尺寸偏差負載控制
JP2008536305A (ja) フォトレジストマスクを用いたエッチング
JP2007503728A (ja) 改良されたバイレイヤフォトレジストパターンを提供する方法