TWI437629B - 蝕刻輪廓控制 - Google Patents

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Description

蝕刻輪廓控制
本發明係關於在半導體裝置器件製造中透過遮罩蝕刻一蝕刻層之方法。更特定言之,本發明係關於在半導體裝置製造期間透過光阻劑罩蝕刻介電層。
於半導體晶圓加工期間,係使用熟知的圖案化和蝕刻程序在晶圓中界定出半導體裝置的特徵(features)。於此等程序中,可在晶圓上沈積光阻劑(photoresist,PR)材料,然後暴露於以光罩(reticle)濾過的光。該光罩可為一透明板,其經範例特徵幾何圖案化處可阻斷光傳遞過該光罩。
於通過該光罩之後,光與光阻劑材料表面接觸。光即改變該光阻劑材料的化學組成使得顯像劑可移除一部份光阻劑材料。於正型光阻劑材料的情況中,曝光過的區域被移除,而於負型光阻劑材料的情況中,未曝光的區域被移除。其後,蝕刻晶圓以移除不再被光阻劑材料保護住的部位之底下材料,由是在晶圓中產生所欲特徵。
為了提供增加的密度,要減小特徵尺寸。此可經由減小特徵的臨界尺寸(critical dimension,CD)而達成,此需要改良的光阻劑解析率。
於深且窄開口的蝕刻時,可能發生側壁弓彎現象。此種弓彎現象會使蝕刻特徵產生彎曲而非平直的側壁。
為了達到上述及根據本發明的目的,提供一種用於蝕刻在一基板上且配置在一光阻劑罩之下的介電層之方法。將該基板放置在一電漿處理室內。於該電漿處理室內提供一蝕刻劑氣體,該蝕刻劑氣體包含O2 與硫成分氣體,而該硫成分氣體包含H2 S和含至少一個碳硫鍵的化合物中的至少一者。從該蝕刻劑氣體形成電漿。使用得自該蝕刻劑氣體的電漿透過該光阻劑罩在蝕刻層內蝕刻出特徵。
於本發明另一表現中,提供一種用於在介電層中形成特徵之設備,其中該介電層係由一基板所支撐且其中該蝕刻層係由一光阻劑罩所覆蓋。電漿處理室包含一室壁,其形成電漿處理室外圍;一基板支撐體,用以將基板支撐在該電漿處理室外圍之內;一壓力調節器,用以調節在該電漿處理室外圍之內的壓力;至少一個電極,用以提供電力到該電漿處理室外圍以持續電漿;一氣體入口用以提供氣體到該電漿處理室外圍之內;及一氣體出口用以從該電漿處理室外圍排放出氣體。氣體源係與該氣體入口呈流體相通,且其包含硫成分氣體源,用以提供H2 S和含至少一個碳硫鍵的化合物中至少一者;和O2 源。一控制器係以可控制方式連接到該氣體源及該至少一電極,且其包含至少一個處理器和電腦可讀取媒體。該電腦可讀取媒體包括用以將包含O2 和包含H2 S和含至少一個碳硫鍵的化合物中至少一者的硫成分氣體之蝕刻劑氣體提供至該電漿室內的電腦可讀取代碼;用以從該蝕刻劑氣體形成電漿的電腦可讀取代碼;及用以提供電漿條件以造成使用來自該蝕刻劑氣體的該電漿透過該光阻劑罩在該介電層內蝕刻出特徵的電腦可讀取代碼。
於本發明另一表現中,提供一種用於蝕刻在一基板上且配置在一光阻劑罩之下的以氧化矽為基底的介電層之方法。將該基板放置在一電漿處理室內。於該電漿處理室內提供一蝕刻劑氣體,該蝕刻劑氣體包含氟成分、O2 與一包含H2 S和含至少一個碳硫鍵的化合物中至少一者的硫成分氣體,其中該蝕刻劑氣體具有一蝕刻劑氣體流且該硫成分氣體具有一硫成分氣流,其中該硫成分氣體流為該蝕刻劑氣體流之0.1-10%之間。從該蝕刻劑氣體形成電漿。使用該得自該蝕刻劑氣體的電漿透過該光阻劑罩在蝕刻層內蝕刻出特徵。
下面要在本發明的詳細說明部份中配合下面的圖式更詳細地說明本發明此等和其他特色。
較佳具體實例之詳細說明
至此要參照如附圖中圖解說明的一些較佳具體實例而詳細說明本發明。於下面的說明中,敘述眾多特定細節以對本發明提供徹底了解。不過,對於諳於此技者都了解可以在沒有某些或全部此等特定細節之下實施本發明。於其他情況中,熟知的程序步驟及/或結構並未詳細說明以免不必要地混淆本發明。
為了幫助了解,圖1是本發明一具體實例中所用程序之高階流程圖。其中提供一有介電層之基板(步驟104)。為了幫助了解本發明。圖2A為一橫截面圖解說明,其中提供一有介電層220的基板210(步驟104)。於本發明此具體實例中,基板210為矽晶圓且介電層220為以氧化矽為基的低-k介電材料或以有機物為基的低-k介電層。於較佳具體實例中,在蝕刻層220上面放置一抗反射塗層(ARC)224。於介電層220上面形成一光阻劑罩228,其較佳者為193奈米或以上之光阻劑(步驟108)。基板210係放置在電漿處理室之中(步驟112)。
圖3為可用於本發明蝕刻的電漿處理室300之示意圖。該電漿處理室300包括限制環302、一上電極304,一下電極308,一氣體源310,及一排氣泵320。在電漿處理室300之內,基板210係配置在下電極308之上。該下電極308摻組著一適當的基板扣合機構(如,靜電式、機械夾合、或類似者)用以固持該基板210。該反應器頂部328摻組著正對下電極308配置之上電極304。該上電極304、下電極308、和限制環302界定該限制電漿體積。氣體係由氣體源310供給到該限制電漿體積且用排氣泵320透過該限制環302和排氣孔從該限制電漿體積排放出去。除了幫助排放氣體之外,排氣泵320也幫助調節壓力。於此具體實例中,氣體源310包含一硫成分源312,一O2 源316,和一氟成分源318。該氣體源310可進一步包含其他氣體源。一RF源348經電連接到下電極308。室壁352包圍該等限制環302、上電極304、和下電極308。其中可以有不同的連接RF電源到電極之組合。於一較佳具體實例中,27MHz,和2MHz電源構成連接到下電極的RF電源348,且上電極係經接地。控制器335係可控制地連接到RF源348,排氣泵320,和氣體源310。
圖4A和4B圖解說明一電腦系統800,其適合用於實施在本發明諸具體實例中所用的控制器335。圖4A顯示出該電腦系統的一可能之物理形式。當然,該電腦系統可具有許多物理形式,包括從積體電路、印刷電路板、和小型手持裝置到巨型超電腦。電腦系統800包括監視器802、顯示器804、外殼806、碟片驅動器(disk drive)808、鍵盤810和滑鼠812。碟片814為一種電腦可讀取的媒體,用來轉移資料進出電腦系統800。
圖4B為電腦系統800的方塊圖例子。接到系統匯流排820者有多種子系統。處理器822(也稱為中央處理單元,CPU)係耦接到儲存裝置,包括記憶體824。記憶體824包括隨機存取記憶體(RAM)和唯讀記憶體(ROM)。如技藝中所熟知者,ROM係用來單方向傳輸資料和指令到CPU,而RAM典型地係用來以雙方向傳輸資料和指令。此兩類型的記憶體可包括下面所述任何適當的電腦可讀媒體。固定碟片826也以雙方向方式耦接到CPU822;其提供額外的資料儲存容量且也可包括下文所述的任何電腦可讀媒體。固定碟片826可用來儲存程式,資料,和類似者且典型地為次級(secondary)儲存媒體(諸如硬碟),其比主儲存器為慢。要了解者,保留在固磁碟片826內的資訊於恰當情況中可用標準方式以虛擬記憶形式組到記憶體824之內。可拆裝式碟片814可採取下面所述電腦可讀取媒體之形式。
CPU822也耦接到多種輸入/輸出裝置,諸如顯示器804、鍵盤810、滑鼠812、與揚聲器830。一般而言,輸入/輸出裝置可為下列任何一者:視訊顯示器、軌跡球、滑鼠、鍵盤、微音器、觸控式顯示器、傳感卡閱讀器、磁帶或紙帶閱讀器、輸入板、尖筆、聲音或書寫辨識器、生物測定閱讀器、或其他電腦。CPU822可隨意地耦接到另一電腦或使用網路介面840接到遠端通訊網路。使用此種網路介面之下,可擬及者,CPU可從網路接收資訊,或可在實施上述方法步驟之中將資訊輸出到網路。再者,本發明方法具體實例可以僅在CPU822上執行或可在網路諸如網際網路上執行以配合共同執行一處理部份之遠端CPU。
此外,本發明具體實例進一步有關帶有電腦可讀媒體的電腦儲存產品,其上面有電腦代碼用以進行各種電腦實施之操作。該媒體和電腦代碼可為經特定設計和構成以供本發明目的所用者,或彼等可為熟諳電腦軟體技藝者所熟知且可取用者。電腦可讀媒體的例子包括,但不限於:磁性媒體諸如硬碟、軟碟、和磁帶;光學媒體諸如CD-ROMs和全像裝置;磁光學媒體諸如軟式光碟;與經特別構組以儲存及執行程式代碼之硬體裝置,諸如應用-特異性積體電路(ASICs),可程式的邏輯裝置(PLDs)以及ROM和RAM裝置。電腦代碼的例子包括機器代碼,諸如用編譯器所產生者,及含有由電腦使用解譯器執行的更高階代碼之檔案。電腦可讀媒體也可為由在載波中體現的電腦資料訊號傳遞且呈現可由處理器執行的指令序列之電腦代碼。
蝕刻氣體包含O2 ,一含有H2 S和含至少一個碳硫鍵的化合物中至少一者的硫成分氣體,一氟成分和一惰性氣體,諸如Ar、Xe、或He。含至少一個碳硫鍵的化合物可由COS或CS2 提供。蝕刻劑氣體的一例子可為100-300sccm的Ar、10-30sccm的C4 F6 、8-30sccm的O2 ,與4sccm的H2 S。於本發明一較佳具體實例中,該硫成分氣體具有在總蝕刻劑氣體流體積的0.1-10%之間的體積氣體流。於一更佳具體實例中,該硫成分具有在總蝕刻劑氣體流體積的0.5-5%之間的體積氣體流。於最佳具體實例中,該硫成分具有總蝕刻劑氣體流體積的1-5%之間的體積氣體流。
蝕刻劑氣體被轉換為電漿(步驟120)。於此例中,電漿室中的壓力係調定為25mTorr。RF源提供在27MHz的1200W(瓦)和在2MHz的1200W。使用來自蝕刻劑氣體的電漿在介電層220中蝕刻出特徵232,如圖2B中所示者(步驟124)。可以使用灰化程序來移除殘留的光阻劑罩,其中基板仍在電漿處理室之內(步驟128)。
此具體實例可用來蝕刻以氧化矽為基的介電材料,諸如氧化矽和有機矽酸鹽玻璃。要蝕刻以氧化矽為基的介電材料,係在蝕刻劑氣體中使用氟成分。於本發明另一顯示中,可以用本發明來蝕刻低-k介電質,其可為以有機物為基底或以氧化矽為基底者。可以用本發明蝕刻的以有機物為基底的低-k介電質的一例為SiLK。可以用本發明蝕刻的氧化矽低-k介電質的一例為有機矽酸鹽玻璃。
較佳者,本發明係使用193奈米或以上的光阻劑。此等光阻劑傾向於具有低碳對氫比例(C/H比)且具有較低的抗蝕刻性。
於此實施例中,特徵232為有高縱橫比的特徵。於說明書和申請專利範圍中,高縱橫比特徵為高度對寬度比為至少5:1的特徵。
若硫成分為H2 S,則宜有一碳源諸如氟碳化合物或氫氟碳化合物來提供碳以形成碳硫鍵。
測試結果
以不含H2 S的Ar/C4 F6 /O2 化學的蝕刻劑氣體之電漿化學進行蝕刻且與使用添加H2 S的Ar/C4 F6 /O2 化學的蝕刻劑氣體在以氧化矽為基底的介電層上進行的蝕刻比較。圖5顯示出使用上述沒有H2 S的蝕刻劑氣體蝕刻的接觸點504之輪廓508。
圖6顯示出使用含H2 S的Ar/C4 F6 /O2 化學蝕刻的接觸點604的輪廓608。隨著H2 S加到程序中可由更平直的蝕刻輪廓608側壁看出弓彎CD明顯減小。
圖7顯示出使用含COS添加劑的Ar/C4 F6 /O2 化學蝕刻過的接觸點704之輪廓708。隨著COS添加到程序中可看出弓彎CD明顯減低。在與屬於相當惰性化學品的CO2 等電子之下,COS的添加不會誘發ER的偏移或以氟碳化合物為基底的電漿蝕刻程序之選擇率上的偏移。可得到含硫的氟碳化合物電漿蝕刻化學之輪廓控制效益。
在不希望受理論所限之下,咸信在形成特徵之中有聚合物形成以保護特徵的側壁,於此該聚合物側壁有助於減低弓彎。可以使用氟碳化合物或氫氟碳化合物來提供側壁聚合物。於高縱橫比蝕刻期間,相信會經由離子撞擊而於多部份蝕刻掉保護性聚合物側壁,而造成弓彎。相信鍵結到碳的硫,不論是在程序中形成者,如H2 S和氟碳化合物,或者直接加到電漿中者,如COS,都會摻組到側壁聚合物中且使該側壁聚合物更可抗拒蝕刻。
本發明不使用具有氧硫鍵的成分氣體,諸如SO2 。使用H2 S或有碳硫鍵的化合物相較於使用具有氧硫鍵的成分氣體,諸如SO2 ,可提供一些優點。業經發現,SO2 可造成不良的影響諸如光阻劑選擇率之減損,及底下層選擇率之減損。此外,某些SO2 程序會使用高濃度的SO2 ,因為SO2 被認為可用來針對本發明實施的硫成分的用途以外之目的之故。H2 S和碳鍵結硫中至少一者的硫成分氣體之使用有助於避免鍵結到氧的硫。
於本發明其他具體實例中,蝕刻層可為未經摻雜者,或為經摻雜的二氧化矽(如TEOS、BPSG、FSG等)、有機矽酸鹽玻璃(OSG),或多孔型OSG。
有許多方法可以採用本發明來進行接觸點蝕刻程序。一種方法為在整個蝕刻期間,添加少量的H2 S到Cx Fy 及/或Cx Hy Fz 、O2 、和惰性氣體電漿蝕刻程序中。另一種方法為在基礎化學(氟碳化合物及/或氫氟碳化合物化學)沒有被修改之下,在蝕刻程序期間脈衝入H2 S流。該H2 S流、H2 S脈衝期間及其頻率,都可視蝕刻困難度而調整。另一種方法為將含硫電漿化學與不含硫電漿化學交替進行。第三種方法與脈衝方法之間的差異在於在不同程序步驟之間的基本氟碳化合物及/或氫氟碳化合物化學可能非常不同。此等所提方法的不同排列組合可以針對要蝕刻的特定特徵細節:縱橫比,CD等,而予以特別設計。
處理室可為:CCP(電容耦合電漿)反應器或ICP(感應耦合電漿)反應器。
雖然已就數個較佳具體實例說明本發明,不過仍有多種變更、排列組合修飾、與各種替代等效實施落於本發明範圍之內。此外,也必須提及者,有許多替代方式可用來實施本發明的方法和裝置。所以,下面的申請專利範圍理應解釋為包括落於本發明真正旨意和範圍內之所有此等變更、排列組合,與各種替代等效實施。
210...基板
220...介電層
224...抗反射塗層
228...光阻劑罩
232...圖案
300...電漿處理室
302...限制環
304...上電極
308...下電極
310...氣體源
312...硫成分源
316...O2
318...氟成分源
320...排氣泵
328...反應器頂部
335...控制器
348...RF源
352...室壁
504/604/704...接觸點
508/608/708...蝕刻輪廓
800...電腦系統
802...監視器
804...顯示器
806...外殼
808...碟片驅動器
810...鍵盤
812...滑鼠
814...碟片
820...系統匯流排
822...處理器(CPU)
824...記憶體
826...固定碟片
830...揚聲器
840...網路介面
於下文中要以附圖的圖式示範,而非限制地闡明本發明,於圖式中相同的標號係指相似的元件,且其中:圖1為本發明一具體實例的流程圖。圖2A-B為在本發明一具體實例中蝕刻過的層之示意圖。
圖3為可用於蝕刻的電漿處理室之示意圖。
圖4A-B圖解說明一電腦系統,其適合用來施行本發明一具體實例中所用的控制器。
圖5為不用含硫成分蝕刻過的接觸點之輪廓。
圖6為用H2 S添加劑蝕刻過的接觸點之輪廓。
圖7為用COS添加劑蝕刻過的接觸點之輪廓。

Claims (7)

  1. 一種用於蝕刻在基板上且配置在光阻劑罩之下的介電層之方法,其中該介電層為以氧化矽為基底的介電層,此方法包括:將該基板放置在電漿處理室內;於該電漿處理室內提供蝕刻劑氣體,該蝕刻劑氣體包含氟成分、O2 與硫成分氣體,而該硫成分氣體包含H2 S和含至少一個碳硫鍵的化合物中的至少一者,其中該蝕刻劑氣體具有蝕刻劑氣體流且該硫成分氣體具有硫成分氣體流,其中該硫成分氣體流為該蝕刻劑氣體流的0.1-10%之間,其中該氟成分為氫氟碳化合物與氟碳化合物中至少一者;從該蝕刻劑氣體形成電漿;以及以該得自蝕刻劑氣體的電漿透過該光阻劑罩在該介電層內蝕刻出高度對寬度縱橫比為至少5:1的特徵(features),其中該蝕刻劑氣體減少所蝕刻出來的特徵在臨界尺寸(critical dimension)的弓彎現象(bowing)。
  2. 如申請專利範圍第1項之方法,其中該硫成分氣體包含H2 S、COS、和CS2 中至少一者。
  3. 如申請專利範圍第1項之方法,其中該以氧化矽為基底的介電層為有機矽酸鹽玻璃。
  4. 如申請專利範圍第1項之方法,其中該蝕刻劑氣體之該硫成分氣體以外的成分之化學在提供有該硫成分氣體的時間期間和未提供該硫成分氣體的時間期間是不同的。
  5. 一種用於蝕刻在一基板上且配置在光阻劑罩之下的以氧化矽為基底的介電層之方法,其包括:將該基板放置在電漿處理室內;於該電漿處理室內提供蝕刻劑氣體,該蝕刻劑氣體包含氟成分、O2 、與硫成分氣體,而該硫成分氣體包含H2 S和含至少一個碳硫鍵的化合物中至少一者,其中該蝕刻劑氣體具有一蝕刻劑氣體流且該硫成分氣體具有一硫成分氣體流,其中該硫成分氣體流為該蝕刻劑氣體流之0.1-10%之間;從該蝕刻劑氣體形成電漿;以及以該得自蝕刻劑氣體的電漿透過該光阻劑罩在該介電層內蝕刻出高度對寬度縱橫比為至少5:1的特徵,其中該蝕刻劑氣體減少所蝕刻出來的特徵在臨界尺寸(critical dimension)的弓彎現象(bowing)。
  6. 如申請專利範圍第5項之方法,其中該硫成分氣體包含H2 S、COS、和CS2 中至少一者。
  7. 如申請專利範圍第6項之方法,其中該氟成分為氫氟碳化合物及氟碳化合物中至少一者。
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Publication number Priority date Publication date Assignee Title
US7645707B2 (en) 2005-03-30 2010-01-12 Lam Research Corporation Etch profile control
US20100327413A1 (en) * 2007-05-03 2010-12-30 Lam Research Corporation Hardmask open and etch profile control with hardmask open
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
KR100898590B1 (ko) * 2007-08-13 2009-05-20 주식회사 하이닉스반도체 반도체 소자 제조 방법
CN101809723B (zh) * 2007-09-27 2012-04-04 朗姆研究公司 蚀刻蚀刻层的方法和装置
US8501627B2 (en) * 2007-09-27 2013-08-06 Lam Research Corporation Profile control in dielectric etch
KR101588909B1 (ko) 2007-12-21 2016-02-12 램 리써치 코포레이션 실리콘 구조의 제조 및 프로파일 제어를 이용한 딥 실리콘 에칭
US8815745B2 (en) * 2008-02-01 2014-08-26 Lam Research Corporation Reducing damage to low-K materials during photoresist stripping
JP2009200080A (ja) * 2008-02-19 2009-09-03 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
US8133819B2 (en) 2008-02-21 2012-03-13 Applied Materials, Inc. Plasma etching carbonaceous layers with sulfur-based etchants
US9018098B2 (en) * 2008-10-23 2015-04-28 Lam Research Corporation Silicon etch with passivation using chemical vapor deposition
US8173547B2 (en) * 2008-10-23 2012-05-08 Lam Research Corporation Silicon etch with passivation using plasma enhanced oxidation
US8394722B2 (en) * 2008-11-03 2013-03-12 Lam Research Corporation Bi-layer, tri-layer mask CD control
WO2010138999A1 (en) * 2009-06-01 2010-12-09 The Australian National University Plasma etching of chalcogenides
KR200457758Y1 (ko) * 2009-08-28 2012-01-03 세진텔레시스 주식회사 소켓에 전원피씨비가 구비된 발광 다이오드를 이용한 형광등
US8764220B2 (en) 2010-04-28 2014-07-01 Cooper Technologies Company Linear LED light module
WO2011139764A2 (en) 2010-04-27 2011-11-10 Cooper Technologies Company Linkable linear light emitting diode system
JP5528244B2 (ja) * 2010-07-26 2014-06-25 東京エレクトロン株式会社 プラズマ処理方法および記憶媒体
DE102013200354A1 (de) * 2013-01-14 2014-07-17 Robert Bosch Gmbh Verfahren und Vorrichtung zum Herstellen eines Multilagenelektrodensystems
TWI642809B (zh) 2013-09-09 2018-12-01 法商液態空氣喬治斯克勞帝方法研究開發股份有限公司 用蝕刻氣體蝕刻半導體結構的方法
US10297459B2 (en) 2013-09-20 2019-05-21 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9837254B2 (en) 2014-08-12 2017-12-05 Lam Research Corporation Differentially pumped reactive gas injector
US10825652B2 (en) 2014-08-29 2020-11-03 Lam Research Corporation Ion beam etch without need for wafer tilt or rotation
US9406535B2 (en) 2014-08-29 2016-08-02 Lam Research Corporation Ion injector and lens system for ion beam milling
US9536748B2 (en) 2014-10-21 2017-01-03 Lam Research Corporation Use of ion beam etching to generate gate-all-around structure
KR102333443B1 (ko) 2014-10-24 2021-12-02 삼성전자주식회사 반도체 소자의 제조 방법
US9620377B2 (en) 2014-12-04 2017-04-11 Lab Research Corporation Technique to deposit metal-containing sidewall passivation for high aspect ratio cylinder etch
US9384998B2 (en) 2014-12-04 2016-07-05 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9887097B2 (en) 2014-12-04 2018-02-06 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9543148B1 (en) 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US10386829B2 (en) * 2015-09-18 2019-08-20 Kla-Tencor Corporation Systems and methods for controlling an etch process
US9779955B2 (en) 2016-02-25 2017-10-03 Lam Research Corporation Ion beam etching utilizing cryogenic wafer temperatures
KR102535484B1 (ko) 2016-11-29 2023-05-22 램 리써치 코포레이션 유기 층 에칭시 수직 프로파일들을 생성하기 위한 방법
US20180286707A1 (en) * 2017-03-30 2018-10-04 Lam Research Corporation Gas additives for sidewall passivation during high aspect ratio cryogenic etch
US10276398B2 (en) 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
US10847374B2 (en) 2017-10-31 2020-11-24 Lam Research Corporation Method for etching features in a stack
KR102504833B1 (ko) 2017-11-16 2023-03-02 삼성전자 주식회사 식각 가스 혼합물과 이를 이용한 패턴 형성 방법과 집적회로 소자의 제조 방법
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10658174B2 (en) * 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10515815B2 (en) 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10361092B1 (en) 2018-02-23 2019-07-23 Lam Research Corporation Etching features using metal passivation
US10553492B2 (en) 2018-04-30 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Selective NFET/PFET recess of source/drain regions
CN113519071A (zh) 2019-02-28 2021-10-19 朗姆研究公司 利用侧壁清洁的离子束蚀刻
US20230253212A1 (en) * 2022-02-08 2023-08-10 American Air Liquide, Inc. Method of running an etch process in higher selectivity to mask and polymer regime by using a cyclic etch process

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4208241A (en) * 1978-07-31 1980-06-17 Bell Telephone Laboratories, Incorporated Device fabrication by plasma etching
JP3220992B2 (ja) 1991-01-22 2001-10-22 ソニー株式会社 ドライエッチング方法
FR2673763A1 (fr) 1991-03-06 1992-09-11 Centre Nat Rech Scient Procede de gravure anisotrope des polymeres par plasma.
JPH04354331A (ja) 1991-05-31 1992-12-08 Sony Corp ドライエッチング方法
JP3116569B2 (ja) * 1992-06-29 2000-12-11 ソニー株式会社 ドライエッチング方法
WO1997024750A1 (en) 1995-12-29 1997-07-10 Trikon Technologies, Inc. Method for etching silicon dioxide using unsaturated fluorocarbons
CN1107342C (zh) * 1997-01-21 2003-04-30 松下电器产业株式会社 图案形成方法
US6057239A (en) * 1997-12-17 2000-05-02 Advanced Micro Devices, Inc. Dual damascene process using sacrificial spin-on materials
US6635185B2 (en) * 1997-12-31 2003-10-21 Alliedsignal Inc. Method of etching and cleaning using fluorinated carbonyl compounds
JP2000277494A (ja) 1999-03-26 2000-10-06 Sony Corp 有機系反射防止膜のエッチング方法および半導体装置の製造方法
JP2000306884A (ja) * 1999-04-22 2000-11-02 Mitsubishi Electric Corp プラズマ処理装置およびプラズマ処理方法
TW463307B (en) * 2000-06-29 2001-11-11 Mosel Vitelic Inc Manufacturing method of dual damascene structure
US6630407B2 (en) * 2001-03-30 2003-10-07 Lam Research Corporation Plasma etching of organic antireflective coating
US6746961B2 (en) * 2001-06-19 2004-06-08 Lam Research Corporation Plasma etching of dielectric layer with etch profile control
JP3883470B2 (ja) * 2002-05-14 2007-02-21 沖電気工業株式会社 半導体装置の製造方法
JP3913145B2 (ja) 2002-08-28 2007-05-09 松下電器産業株式会社 パターン形成方法
JP2004363150A (ja) * 2003-06-02 2004-12-24 Matsushita Electric Ind Co Ltd パターン形成方法
US7271106B2 (en) * 2004-08-31 2007-09-18 Micron Technology, Inc. Critical dimension control for integrated circuits
US7645707B2 (en) 2005-03-30 2010-01-12 Lam Research Corporation Etch profile control

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