TWI528446B - 利用惰性氣體電漿改善線寬粗度 - Google Patents

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Description

利用惰性氣體電漿改善線寬粗度
本發明係關於在半導體裝置製造期間，經由遮罩來蝕刻一蝕刻層，尤有關於在半導體裝置製造期間之細微特徵部之線寬粗度(LWR，line width roughness)控制。
於半導體晶圓處理期間，將半導體元件的特徵部使用熟知的圖案化及蝕刻處理定義在晶圓內。於此等製程(光微影)之中，光阻(PR，photoresist)材料沉積於晶圓上，然後曝露至由初縮遮罩所過濾的光線。此初縮遮罩一般為以可阻擋光線傳播通過初縮遮罩之示範特徵部幾何圖形加以圖案化的玻璃板。
在通過初縮遮罩之後，光接觸光阻材料的表面。光改變了光阻材料的化學組成，使得顯影劑可以移除光阻材料的一部分。在正光阻材料的情況下，經過曝露的區域被移除；而在負光阻材料的情狀下，未經過曝露的區域被移除。之後，對晶圓進行蝕刻，以自不再受光阻材料保護的區域移除下層材料，藉以在晶圓內定義期望的特徵部。
通常，在光微影步驟中，於光阻遮罩之下方設有一個或更多抗反射塗層(ARC層，antireflective coating layer)，例如底部抗反射塗層(BARC層，bottom antireflective coating layer)或介電抗反射塗層(DARC層，dielectric antireflective coating layer)。此等塗層最小化或消除光阻曝露期間的反射，此反射可能產生駐波。此等駐波可能導致缺陷，例如光阻側壁的正弦「扇形缺口」(scalloping)或在光阻層底部形成「腳」。因此，BARC/DARC層一般被配置於光阻層下方及將經由光阻遮罩蝕刻的其他元件材料(例如SiO2 )上方。BARC/DARC層可為有機基礎的或無機基礎的，並且通常由與下層介電材料不同的材料所組成。舉例來說，無機BARC層可由氮化鈦(TiN)和氮氧化矽(SiON)所組成。
在超大型積體電路(ULSI，ultra large scale integrated circuits)中，臨界尺寸(CD，critical dimension)均勻度對於高效能元件而言係一重要參數。舉例來說，閘電極中的CD均勻度影響元件的臨限電壓分佈及整體良率。隨著ULSI的設計規則縮小，藉由光微影而圖案化的線形特徵部之線路邊緣之粗度(線寬粗度)更形惡化。LWR係當由上向下俯視時，線形特徵部之邊緣之平整程度的度量。理想的特徵部具有如圖1A所示之「如尺一樣直」的邊緣。然而，線形特徵部有時會因為各種原因反而出現如圖1B所示的鋸齒狀。因為沿線形特徵部量測的CD會因位置不同而變化，而使得產生之裝置的操作變得不可靠，因而一般非常不期望鋸齒狀線路(亦即，具有高LWR)。
具有193nm波長之氬-氟(ArF)準分子雷射(excimer laser)(ArF微影技術)，已被使用於次0.04μm裝置的製造。浸潤式193nm微影技術使得110nm節點以下的製程成為可能。大多數高密度積體電路中之此等微小特徵部皆需要更高之解析度及CD均勻度。因此，LWR問題在193nm微影技術中更形惡化。
在一實施例中，一種光阻遮罩之形成方法，可包含：供應高強度真空紫外線(VUV，vacuum ultra-violet)產生氣體至具有基板之真空腔室、離子化VUV產生氣體以產生VUV光線來照射基板、及將特徵部經由光阻遮罩蝕刻進入基板內。
在另一實施例中，一種於晶圓上蝕刻線的方法，可包含：供應惰性氣體電漿至晶圓上具有光阻遮罩之真空腔室；離子化惰性氣體電漿以產生VUV光線；以VUV光線照射晶圓，藉此VUV光線導致光阻遮罩發生改變，使得線寬粗度(LWR)降低；及經由改變之光阻遮罩將特徵部蝕刻進入晶圓內。
在又另一實施例中，一種於基板上形成線路的方法，可包含：形成具有複數個圖案化線路之光阻遮罩、將光阻遮罩曝露於氬氣電漿、及經由光阻遮罩將線路蝕刻進入基板內。
在又另一實施例中，一種於基板上形成線路的設備可具有電漿處理腔室。電漿處理腔室包含：腔室壁，其形成電漿處理腔室外殼；基板支座，用以在電漿處理腔室外殼內支撐基板；壓力調節器，用以調節電漿處理腔室外殼中的壓力；至少一電極，用以供應功率至電漿處理腔室外殼以維持電漿；至少一RF功率源，其電連接至至少一電極；氣體入口，用以供應氣體進入電漿處理腔室外殼內；及氣體出口，用以自電漿處理腔室外殼排出氣體。電漿處理腔室更包含氣體源及控制器，氣體源係與氣體入口流體連接，並包含惰性氣體源及蝕刻氣體源；控制器係以可控制之方式連接至氣體源及至少一RF功率源，並包含至少一處理器及電腦可讀取媒體。電腦可讀取媒體可包含：用以供應惰性氣體源之電腦可讀取碼、用以自惰性氣體源形成惰性氣體電漿之電腦可讀取碼、用以將惰性氣體源離子化以形成真空紫外線(VUV)光線之電腦可讀取碼、用以以VUV光線照射基板之電腦可讀取碼、及用以停止惰性氣體流之電腦可讀取碼。用以將線路經由基板蝕刻進入蝕刻層內之電腦可讀取碼可包含：用以自蝕刻氣體源供應蝕刻氣體之電腦可讀取碼、用以自蝕刻氣體形成電漿之電腦可讀取碼、及用以停止蝕刻氣體之電腦可讀取碼。電腦可讀取媒體更包含用以移除圖案化遮罩之電腦可讀取碼。
以下將透過本發明之詳細敘述並結合下述圖式，更詳細說明 本發明之上述及其他特徵。
本發明今將參考其如附圖所示之幾個較佳實施例加以詳述。在接下來的敘述中，提出許多特定細節以提供對於本發明的全盤瞭解。然而，明顯地，熟習本技藝者應理解，本發明可在沒有部分或全部此等特定細節下被實施。在其他例子中，並未詳細敘述熟知的處理步驟及/或結構，以避免不必要地混淆本發明。
為了幫助瞭解，圖2A為在基板中形成線路的高階流程圖。提供具有配置在圖案化遮罩下方之蝕刻層之基板(步驟100)。為了幫助瞭解本發明，圖3為形成在基板202上之層堆疊200之概略橫剖面圖，該層堆疊200包含配置在圖案化遮罩216下方之抗反射塗層(ARC)210下方的蝕刻層204。圖案化遮罩216可為光阻(PR)遮罩。在此實施例中，遮罩216為具有用以在蝕刻層中形成複數個線路及間隔之線路-間隔圖案的光阻遮罩。可利用具有約40nmCD之浸潤式193nm光微影來將PR遮罩216圖案化。
如圖3所示，蝕刻層204可包含介電層206及非晶質碳層(ACL，amorphous carbon layer)208。介電層206可由例如二氧化矽(SiO2)、氮化矽(SiN)、或四乙氧基矽烷(TEOS，tetra-ethyl-ortho-silicate)之矽氧化物基介電材料所組成。非晶質碳類似於聚合物，但因其係以CVD在高於200℃之溫度下所沉積而具有較少的氫及較多的碳，也因此其較聚合物更耐蝕刻。
在如圖3所說明之一實施例中，ARC層210可包含形成在光阻遮罩216下方的BARC層212，及形成在BARC層212下方的DARC層214。此等膜層在光阻的曝露期間最小化或消除反射。雖然以BARC及DARC層來說明，但所有膜層並非必要。此外，基板可以不具有ARC層。
BARC/DARC層可為有機基礎的或無機基礎的，並且通常由與下層介電材料不同的材料所組成。例如，當BARC層212為碳基有機層，且上方的蝕刻層(在此例中的ACL 208)亦為碳基材料時，例如氮氧化矽(SiON)之無機BARC層可防止蝕刻層在ARC層開口處理期間受到非期望的蝕刻。在一特定實施例中，層堆疊200可具有約100nm厚度的光阻遮罩216、約20nm厚度的BARC層212、約40nm厚度的DARC層214、約220nm厚度的ACL層208、及約210nm厚度的介電(例如TEOS或PE-TEOS)層206。此結構可適合作為半導體裝置的閘電極。在此實施例中，介電層206中的目標特徵部可具有5：1或更高的高深寬比(aspect ratio)，且較佳地為10：1或更高。
回頭參照圖2A，可在真空腔室中提供紫外線(UV，ultra-violet)產生氣體或惰性氣體(步驟102)(如圖6中會進一步說明者)。惰性氣體可為任何含有例如氬、氦、氙、及任何其他惰性氣體元素的氣體。在一實施例中，惰性氣體包含氬氣。該惰性氣體可具有約40%-100%之間的氬氣。
圖2B為供應惰性氣體的詳細流程圖，其可使用參照圖6而在隨後說明之真空電漿處理腔室400來施行。在電漿處理腔室400中提供具有層堆疊200之基板202。在供應惰性氣體之前，亦可在相同之處理腔室400中施行遮罩216的圖形化程序。在供應惰性氣體的程序(步驟102)中，可將惰性氣體離子化以形成UV及/或真空UV(VUV)光線。因為使用了真空腔室，UV光線可包含高強度VUV光線。如參照圖5C所描述，高強度VUV照射意外地展現了與使用典型之大氣UV處理明顯之差異。此外，儘管未施加偏壓至惰性氣體，自惰性氣體形成之電漿可產生小於30伏特的偏壓。
可將圖案化遮罩曝露於UV及/或VUV光線並以UV及/或VUV光線照射(步驟124)。吾人相信：不限定於以下之理由，高強度UV光線之照射改變了遮罩。UV光線可將遮罩之光阻表面結構之分子鍵打斷，這可導致遮罩進一步交聯，藉此使得遮罩變得平滑且體積縮小。吾人相信：此平滑及縮小可降低基板之蝕刻特徵部的LWR。
在基板中形成線路的一實施例處方可具有：設定在30mTorr之電漿腔室中之壓力、包含氬氣的惰性氣體電漿、及1000瓦特之電漿產生電力。
在照射遮罩層之後，將惰性氣體流停止以中斷電漿(步驟126)。回頭參照圖2A，可使用與供應惰性氣體電漿及曝露遮罩於惰性氣體電漿相同之電漿處理腔室400，來將特徵部蝕刻進蝕刻層202內(步驟104)。以此方式，可藉由灰化處理或相似處理將任何殘留之遮罩移除(步驟106)。
圖4為比較使用氬氣之LWR之圖表。第一情況302顯示基板蝕刻前之LWR，基板不具有BARC層，且未曝露於氬氣電漿。此LWR測定出來為約5.3nm。在第二情況304中，基板具有BARC層但未曝露於氬氣電漿。此LWR測定出來為約4.3nm。最後，在最終情況306中，基板具有BARC層並曝露於氬氣電漿。意外地，此LWR測定出來為約3.0nm。這說明了：將基板曝露於氬氣電漿可以降低基板之蝕刻特徵部的LWR。
圖5A-5C例示比較使用氬氣之LWR之俯視SEM圖。圖5A例示圖4中說明之第一狀況302，其中基板尚未蝕刻，且未曝露於氬氣電漿。如例示，LWR為高。圖5B例示圖4中說明之第二狀況304，其中BARC層已蝕刻但未曝露於氬氣電漿。儘管LWR降低，但在193nm微影技術中仍舊不佳。圖5C例示圖4中說明之第三狀況306，其中BARC層已蝕刻並曝露於氬氣電漿。如例示，當在曝露於惰性氣體電漿之後，量測沿蝕刻線路特徵部之線路的線寬(介電層206之寬度)時，LWR改善(亦即降低)至約3.0nm。
圖6為可用於本發明之蝕刻之電漿處理腔室400的概略圖式。電漿處理室400包含限制環402、上部電極404、下部電極408、氣體源410、及連接至氣體出口之排氣泵浦420。在電漿處理室400內，基板202(具有堆疊層)放置於下部電極408之上。下部電極408包含用以固持基板202之合適基板挾持機構(例如靜電、機械式箝制或相似物)。反應器頂部428包含直接面對下部電極408而配置的上部電極404。上部電極404、下部電極408、及限制環402定義限制電漿容積。氣體由氣體源410供應至限制電漿容積，並藉由排氣泵浦420經限制環402及排氣口而自限制電漿容積排出。排氣泵浦420除了幫助排出氣體之外，亦幫助調節壓力。在此實施例中，氣體源410可包含惰性氣體源418。氣體源410可更包含其他氣體源，例如用於待施行於處理室400中之蝕刻層之隨後蝕刻處理的蝕刻氣體源414。
如圖6所示，射頻(RF)源448電連接至下部電極408。腔室壁452圍繞限制環402、上部電極404、及下部電極408。RF源448可包含2MHz功率源、60MHz功率源、及27MHz功率源。連接RF功率至電極的不同組合是可能的。在可用於本發明之一較佳實施例之例如Exelan系列之Lam Research Corporation's Dielectric Etch Systems(由LAM Research CorporationTM of Fremont,California所製造)中，27MHz、2MHz、及60MHz功率源組成連接至下部電極的RF功率源448，而上部電極接地。控制器435以可控制之方式連接至RF源448、排氣泵浦420、及氣體源410。
圖7A及7B顯示一電腦系統800，其適合施行用於本發明之實施例中的控制器435。圖7A顯示該電腦系統之一可能實體形式。當然，電腦系統可具有許多實體形式，範圍從積體電路、印刷電路板、及小型手提裝置到龐大的超級電腦。電腦系統800包含監視器802、顯示器804、外殼806、磁碟機808、鍵盤810、及滑鼠812。磁碟814係一電腦可讀取之媒體，用以將資料傳入及傳出電腦系統800。
圖7B係電腦系統800之方塊圖的一例。多樣的次系統附加到系統匯流排820。處理器822(亦稱為中央處理單元，或CPUs)耦合至儲存裝置，該裝置包含記憶體824。記憶體824包含隨機存取記憶體(RAM，random access memory)及唯讀記憶體(ROM，read-only memory)。如本技藝中為人所熟知者，ROM用來單向地傳輸資料及指令至CPU，而RAM一般係以雙向的方式傳輸資料及指令。這兩種記憶體的型式可包含以下所述任何合適的電腦可讀取媒體。一固定式磁碟826亦雙向耦合至CPU 822；其提供額外的資料儲存容量且亦可包含以下所述之任何電腦可讀取媒體。固定式磁碟826可用於儲存程式、資料、及相似物且一般係較主要儲存體更慢的次要儲存媒體(例如硬碟)。吾人應當瞭解：在適當情況下，可將保存在固定式磁碟826內的資訊，以如同虛擬記憶體之標準方式合併至記憶體824中。可移動式磁碟814可採用以下所述之任何電腦可讀取媒體的形式。
CPU 822亦耦合至許多輸入/輸出裝置，例如顯示器804、鍵盤810、滑鼠812、及揚聲器830。一般來說，一輸入/輸出裝置可為下列任一種：視訊顯示器、軌跡球、滑鼠、鍵盤、麥克風、觸碰感應顯示器、轉換器讀卡機、磁帶或紙帶讀取機、輸入板、輸入筆、聲音或手寫辨識器、生物辨識讀取機、或其它的電腦。CPU 822可選擇性地藉由網路介面840而耦合至另一電腦或電信網路。利用此等網路介面，在執行上述方法步驟的過程中，吾人預期CPU可自網路接收資訊或將資訊輸出至網路。此外，本發明的方法實施例可單獨在CPU 822上執行，或可結合分攤一部分處理之遠端CPU而經由例如網際網路的網路來執行。
此外，本發明之實施例更有關於具有電腦可讀取媒體之電腦儲存產品，其上具有執行許多電腦實施操作用之電腦碼。該媒體及電腦碼可為了本發明之目的而特別設計或建構，或其可為熟習電腦軟體技藝者所熟知或可得之種類。電腦可讀取媒體之範例包含但不限制於：磁性媒體，例如硬碟、軟碟、及磁帶；光學媒體，例如CD-ROMs及全像裝置；磁性-光學媒體，例如光讀磁碟；以及特別用以儲存及執行程式碼的硬體裝置，例如專用積體電路(ASICs，application-specific integrated circuits)、可程式化邏輯元件(PLDs，programmable logic devices)、以及ROM及RAM元件。電腦碼的範例包含例如編譯器所產生之機器碼、及藉由電腦使用解譯器所執行的含有較高階程式碼的檔案。電腦可讀取媒體亦可為藉由電腦資料訊號加以傳輸之電腦碼，該電腦資料訊號被具體化於載波中並代表一連串可由處理器執行之指令。舉例來說，電腦可讀取媒體可包含：用以自氬氣源供應氬氣之電腦可讀取碼；用以自氬氣形成氬氣電漿之電腦可讀取碼；用以將氬氣離子化以產生真空紫外線(VUV)光線之電腦可讀取碼；用以以VUV光線照射基板之電腦可讀取碼，俾以降低該基板的圖案化線路之線寬粗度(LWR)，該線寬粗度係由上向下俯視時線路邊緣的粗度；用以停止氬氣之流動之電腦可讀取碼；用以將線路蝕刻進入基板內之電腦可讀取碼；及用以移除圖案化遮罩之電腦可讀取碼。舉例來說，用以將線路蝕刻進入基板內之電腦可讀取碼可包含：用以自蝕刻氣體源供應蝕刻氣體之電腦可讀取碼；用以自蝕刻氣體形成電漿之電腦可讀取碼；及用以停止蝕刻氣體之電腦可讀取碼。
雖然本發明已就幾個較佳實施例加以描述，仍有落入本發明範疇內之變更、替換、更改及各種替代等效物。也應當注意仍有許多施行本發明之方法及裝置的替代方式。因此意謂下附之申請專利範圍應解釋為包含落入本發明之真實精神及範疇內的所有此 等變更、替換、及各種替代等效物。
100‧‧‧提供具有位於圖案化遮罩層下方之蝕刻層之基板
102‧‧‧供應惰性氣體
104‧‧‧將特徵部蝕刻進入蝕刻層內
106‧‧‧移除殘留遮罩
122‧‧‧將惰性氣體離子化以形成惰性氣體電漿及高強度UV 光線
124‧‧‧以UV光線照射圖案化遮罩層
126‧‧‧停止惰性氣體流
200‧‧‧層堆疊
202‧‧‧基板
204‧‧‧蝕刻層
206‧‧‧介電層
208‧‧‧非晶質碳層
210‧‧‧抗反射塗層
212‧‧‧底部抗反射塗層(BARC)層
214‧‧‧介電抗反射塗層(DARC)層
216‧‧‧圖案化遮罩
302‧‧‧第一情況
304‧‧‧第二情況
306‧‧‧第三情況
400‧‧‧真空電漿處理腔室
402‧‧‧限制環
404‧‧‧上部電極
408‧‧‧下部電極
410‧‧‧氣體源
414‧‧‧蝕刻氣體源
418‧‧‧惰性氣體源
420‧‧‧排氣泵浦
428‧‧‧反應器頂部
435‧‧‧控制器
440‧‧‧限制電漿容積
448‧‧‧射頻源
452‧‧‧腔室壁
800‧‧‧電腦系統
802‧‧‧監視器
804‧‧‧顯示器
806‧‧‧外殼
808‧‧‧磁碟機
810‧‧‧鍵盤
812‧‧‧滑鼠
814‧‧‧(可移動式)磁碟
820‧‧‧系統匯流排
822‧‧‧處理器
824‧‧‧記憶體
826‧‧‧固定式磁碟
830‧‧‧揚聲器
840‧‧‧網路介面
本發明在隨附圖示之圖中以範例而非限制的方式說明，且其中類似參考數字係指相似元件，其中：
圖1A-B為說明線寬粗度之概略圖式。
圖2A為在基板中形成線路的高階流程圖。
圖2B為供應惰性氣體電漿的詳細流程圖。
圖3為形成在基板上之層堆疊之例示概略橫剖面圖。
圖4為比較使用氬氣電漿之LWR之圖表。
圖5A-5C例示比較使用氬氣之LWR之俯視SEM圖。
圖6為例示電漿處理腔室之概略圖式。
圖7A-B說明一電腦系統，其適合用以施行本發明之實施例中所使用的控制器。
100．．．提供具有位於圖案化遮罩層下方之蝕刻層之基板
102．．．供應惰性氣體
104．．．將特徵部蝕刻進入蝕刻層內
106．．．移除殘留遮罩

Claims (24)

  1. 一種蝕刻層中之特徵部的蝕刻方法，該蝕刻層位於一基板上方並配置在一光阻遮罩下方，該方法包含：放置該基板至一真空腔室內；供應一真空紫外線(VUV，vacuum ultra-violet)產生氣體至該真空腔室內，該VUV產生氣體包含氬氣；離子化該氬氣，以產生VUV光線來照射該光阻遮罩，俾降低該光阻遮罩之線寬粗度(line width roughness)，該線寬粗度係由上向下俯視時線路邊緣的粗度；及經由該光阻遮罩將特徵部蝕刻進入該蝕刻層內。
  2. 如申請專利範圍第1項之蝕刻層中之特徵部的蝕刻方法，其中該VUV產生氣體具有至少40%之氬氣。
  3. 如申請專利範圍第1項之蝕刻層中之特徵部的蝕刻方法，其中由氬氣形成的一電漿產生一偏壓。
  4. 如申請專利範圍第3項之蝕刻層中之特徵部的蝕刻方法，其中該離子化及蝕刻步驟發生在該真空腔室中。
  5. 如申請專利範圍第1項之蝕刻層中之特徵部的蝕刻方法，其中該離子化及蝕刻步驟發生在該真空腔室中。
  6. 如申請專利範圍第1項之蝕刻層中之特徵部的蝕刻方法，其中由氬氣形成的一電漿產生具有小於30伏特之電壓的一偏壓。
  7. 如申請專利範圍第1項之蝕刻層中之特徵部的蝕刻方法，其中該供應、離子化、及蝕刻步驟發生在該真空腔室中。
  8. 如申請專利範圍第1項之蝕刻層中之特徵部的蝕刻方法， 其中以該離子化之氬氣照射該光阻遮罩使該光阻遮罩縮小。
  9. 如申請專利範圍第8項之蝕刻層中之特徵部的蝕刻方法，其中該縮小之光阻遮罩降低該基板之該蝕刻特徵部之線寬粗度(LWR)。
  10. 如申請專利範圍第1項之蝕刻層中之特徵部的蝕刻方法，其中未施加偏壓至該VUV產生氣體。
  11. 如申請專利範圍第1項之蝕刻層中之特徵部的蝕刻方法，其中該VUV產生氣體實質上由氬組成。
  12. 一種蝕刻層中之線路的蝕刻方法，該蝕刻層位於一基板上方並配置在一光阻遮罩下方，該方法包含：放置該基板於一真空腔室中；供應一惰性氣體電漿至該真空腔室，其中惰性氣體為氬氣；離子化該惰性氣體電漿以產生VUV光線，其中該VUV光線係藉由離子化該氬氣而產生；以該VUV光線照射該光阻遮罩，藉此該VUV光線導致該光阻遮罩發生改變，而使得線寬粗度(LWR)降低，該線寬粗度係由上向下俯視時線路邊緣的粗度；及經由該改變之光阻遮罩將線路蝕刻進入該蝕刻層內。
  13. 如申請專利範圍第12項之蝕刻層中之線路的蝕刻方法，其中該供應、離子化、照射、及蝕刻步驟發生在該真空腔室中。
  14. 一種於基板上之蝕刻層中形成線路的方法，包含：放置該基板於一真空腔室中；在該蝕刻層上方形成一具有複數個圖案化線路之光阻遮罩；供應一真空紫外線(VUV，vacuum ultra-violet)產生氣體至該 真空腔室內，該VUV產生氣體包含氬氣；離子化該氬氣，以產生VUV光線來照射該光阻遮罩，使得該基板的該等圖案化線路之線寬粗度(LWR)降低，該線寬粗度係由上向下俯視時線路邊緣的粗度；及經由該光阻遮罩將該線路蝕刻進入該蝕刻層中。
  15. 如申請專利範圍第14項之於基板上之蝕刻層中形成線路的方法，其中該離子化步驟包含產生具有小於30伏特之電壓的一偏壓。
  16. 如申請專利範圍第14項之於基板上之蝕刻層中形成線路的方法，其中該氬氣形成一電漿。
  17. 如申請專利範圍第16項之於基板上之蝕刻層中形成線路的方法，其中由該氬氣形成之該電漿產生一偏壓。
  18. 如申請專利範圍第14項之於基板上之蝕刻層中形成線路的方法，其中該VUV產生氣體具有至少40%之氬氣。
  19. 如申請專利範圍第17項之於基板上之蝕刻層中形成線路的方法，其中該離子化及蝕刻步驟發生在該真空腔室中。
  20. 如申請專利範圍第14項之於基板上之蝕刻層中形成線路的方法，其中該離子化及蝕刻步驟發生在該真空腔室中。
  21. 如申請專利範圍第14項之於基板上之蝕刻層中形成線路的方法，其中該供應、離子化、及蝕刻步驟發生在該真空腔室中。
  22. 一種於基板上形成線路的設備，包含：一電漿處理腔室，包含： 一腔室壁，其形成一電漿處理腔室外殼；一基板支座，用以支撐該電漿處理腔室外殼內之一基板；一壓力調節器，用以調節該電漿處理腔室外殼中的壓力；至少一電極，用以供應功率至該電漿處理腔室外殼以維持一電漿；至少一RF功率源，其電連接至該至少一電極；一氣體入口，用以供應氣體至該電漿處理腔室外殼內；及一氣體出口，用以自該電漿處理腔室外殼排出氣體；一氣體源，其與該氣體入口流體連接，該氣體源包含：一氬氣源；及一蝕刻氣體源；一控制器，以可控制之方式連接至該氣體源及該至少一RF功率源，包含：至少一處理器；及電腦可讀取媒體，包含：用以自該氬氣源供應一氬氣之電腦可讀取碼；用以自該氬氣形成一氬氣電漿之電腦可讀取碼；用以將該氬氣離子化以產生真空紫外線(VUV)光線之電腦可讀取碼；用以以該VUV光線照射該基板之電腦可讀取碼，俾以降低該基板的圖案化線路之線寬粗度(LWR)，該線寬粗度係由上向下俯視時線路邊緣的粗度；用以停止該氬氣之流動之電腦可讀取碼；用以將該線路蝕刻進入該基板內之電腦可讀取碼，包含：用以自該蝕刻氣體源供應一蝕刻氣體之電腦可讀取碼；用以自該蝕刻氣體形成一電漿之電腦可讀取碼；及用以停止該蝕刻氣體之電腦可讀取碼；及用以移除一圖案化遮罩之電腦可讀取碼。
  23. 一種於基板上之蝕刻層中形成線路的方法，包含：放置該基板於一真空腔室中；供應一氬氣電漿至該真空腔室；離子化該氬氣電漿以產生VUV光線；以該VUV光線照射光阻遮罩，藉此該VUV光線導致該光阻遮罩發生改變，而使得線寬粗度(LWR)降低，該線寬粗度係由上向下俯視時線路邊緣的粗度；及經由該改變之光阻遮罩將該線路蝕刻進入該蝕刻層中。
  24. 如申請專利範圍第23項之於基板上之蝕刻層中形成線路的方法，其中該供應、離子化、照射、及蝕刻步驟發生在該真空腔室中。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101570551B1 (ko) 2008-03-11 2015-11-19 램 리써치 코포레이션 에칭층 내에 피쳐들을 에칭하기 위한 방법
US8277670B2 (en) * 2008-05-13 2012-10-02 Lam Research Corporation Plasma process with photoresist mask pretreatment
US9640396B2 (en) * 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
US8435727B2 (en) 2010-10-01 2013-05-07 Varian Semiconductor Equipment Associates, Inc. Method and system for modifying photoresist using electromagnetic radiation and ion implantation
JP2013542613A (ja) * 2010-10-27 2013-11-21 アプライド マテリアルズ インコーポレイテッド フォトレジスト線幅の荒れを制御するための方法及び装置
US8647981B1 (en) * 2012-08-31 2014-02-11 Micron Technology, Inc. Methods of forming patterns, and methods of forming integrated circuitry
CN104347337B (zh) * 2013-07-26 2018-09-18 北京北方华创微电子装备有限公司 刻蚀机和利用刻蚀机刻蚀晶片的方法
US9852924B1 (en) * 2016-08-24 2017-12-26 Lam Research Corporation Line edge roughness improvement with sidewall sputtering
JP6881120B2 (ja) * 2017-07-19 2021-06-02 東京エレクトロン株式会社 基板処理装置、基板処理方法及び記憶媒体
JP7220582B2 (ja) * 2019-02-08 2023-02-10 東京エレクトロン株式会社 基板処理方法、及び基板処理装置
US11348784B2 (en) 2019-08-12 2022-05-31 Beijing E-Town Semiconductor Technology Co., Ltd Enhanced ignition in inductively coupled plasmas for workpiece processing

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3440941B2 (ja) 2000-06-06 2003-08-25 松下電工株式会社 プラズマ処理装置及びプラズマ処理方法
US7160671B2 (en) * 2001-06-27 2007-01-09 Lam Research Corporation Method for argon plasma induced ultraviolet light curing step for increasing silicon-containing photoresist selectivity
TW502300B (en) 2001-09-28 2002-09-11 Macronix Int Co Ltd Method of reducing pattern spacing or opening dimension
KR20030092865A (ko) 2002-05-31 2003-12-06 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
JP2004281232A (ja) 2003-03-14 2004-10-07 Ebara Corp ビーム源及びビーム処理装置
US7049052B2 (en) * 2003-05-09 2006-05-23 Lam Research Corporation Method providing an improved bi-layer photoresist pattern
CN1294640C (zh) * 2003-09-03 2007-01-10 联华电子股份有限公司 介层洞优先双镶嵌制程
CN1721346B (zh) * 2004-07-16 2011-03-23 鸿富锦精密工业（深圳）有限公司 模造玻璃的模仁制造方法
US7396769B2 (en) * 2004-08-02 2008-07-08 Lam Research Corporation Method for stripping photoresist from etched wafer
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness
US7575992B2 (en) * 2005-09-14 2009-08-18 Hynix Semiconductor Inc. Method of forming micro patterns in semiconductor devices
US20070181530A1 (en) * 2006-02-08 2007-08-09 Lam Research Corporation Reducing line edge roughness
US20080136887A1 (en) * 2006-12-11 2008-06-12 Schmitt Stephen E Printed item having an image with a high durability and/or resolution
KR101570551B1 (ko) 2008-03-11 2015-11-19 램 리써치 코포레이션 에칭층 내에 피쳐들을 에칭하기 위한 방법

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