JP2008270730A - 半導体素子の微細パターン形成方法 - Google Patents

半導体素子の微細パターン形成方法 Download PDF

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Abstract

【課題】工程数を増やすことなく、安価に微細パターンを形成する方法を提供する。
【解決手段】半導体基板上にエッチング対象膜１０２、ハードマスク膜１０４及び第1の補助パターンを形成し、第1の補助パターンにシリレーション工程を行う。シリレーションされた第1の補助パターン１０６ａを含む上記ハードマスク膜上に絶縁膜１０８を形成し、上記シリレーションされた第1の補助パターンの間の絶縁膜１０８上に第2の補助パターンを形成する。上記絶縁膜が上記第2の補助パターンの下部にのみ残留するようにエッチング工程を行い、上記シリレーションされた第1の補助パターン及び第2の補助パターンをエッチングマスクとして用いるエッチング工程で上記ハードマスク膜をエッチングしてハードマスクパターンを形成する。ハードマスクパターンを用いて上記エッチング対象膜をエッチングする。
【選択図】図１ｄ

Description

本発明は、半導体素子の微細パターン形成方法に関するものであり、特に、露光工程の解像度より微細なパターンを形成することができる半導体素子の微細パターン形成方法に関するものである。
素子が高集積化されるにつれて具現しなければならない最小線幅のサイズは縮小化されつつある。しかし、このような素子の高集積化により要求される微細線幅を具現するための露光装備の発展は、技術の発展を満足させていない状況である。特に、既存の露光装備を用いてシリコンが含有されたフォトレジスト膜を露光及び現像工程を行ってシリコンが含有されたフォトレジストパターンを形成する場合、露光装備の解像能力に限界を有する。
また、素子の高集積化により要求される微細線幅を具現するためには、種々の工程段階が必要である。具体的に説明すれば、微細パターンの形成のためのハードマスクパターンを形成するためには、数段階のマスク形成工程とDEET(Double Exposure Etch Tech)方法またはスペーサ(spacer)形成工程などを実施しなければならない。このような工程方法は、全体的な工程段階を増加させるだけでなく、素子の量産費用を増加させる原因となる。
本発明は、短縮された工程段階で露光工程の解像度より微細なパターンを形成し、素子の量産費用を減少させることができる半導体素子の微細パターン形成方法を提供する。
本発明の第1実施例による半導体素子の微細パターン形成方法は、半導体基板上にエッチング対象膜、ハードマスク膜及び第1の補助パターンを形成する。第1の補助パターンにシリレーション工程を行い、シリレーションされた第1の補助パターンを形成する。シリレーションされた第1の補助パターンを含むハードマスク膜上に絶縁膜を形成する。シリレーションされた第1の補助パターン間の絶縁膜上に第2の補助パターンを形成する。絶縁膜が第2の補助パターンの下部にのみ残留するようにエッチング工程を行う。シリレーションされた第1の補助パターン及び第2の補助パターンをエッチングマスクとして用いるエッチング工程でハードマスク膜をエッチングしてハードマスクパターンを形成する。ハードマスクパターンを用いてエッチング対象膜をエッチングする。
上記において、エッチング対象膜は、絶縁膜、導電膜または層間絶縁膜の膜質からなる。ハードマスク膜は、カーボン(carbon)膜及びシリコン(Si)が含有された下部反射防止膜(Bottom Anti Reflective Coating; BARC)が積層された構造で形成する。ハードマスク膜は、アモルファス(amorphous)カーボン膜及びシリコン酸化窒化膜(SiON)が積層された構造で形成する。カーボン膜は、スピン(spin)コーティング方法で形成する。第1の補助パターンは、目標微細パターンのピッチ(pitch)より2倍になるピッチを有するように形成する。
シリレーション工程は、第1の補助パターンにシリコン(Si)ソースを注入する工程である。シリレーション工程は、ヘキサメチルジシラザン(Hexa Tetra Methyl Disilazane; HMDS)ガスを用いる。シリレーション工程は、100℃〜140℃の温度で30秒〜1時間行う。
絶縁膜は、カーボン膜で形成する。カーボン膜は、化学的気相蒸着法(Chemical Vapor Deposition; CVD)またはスピンコーティング方法を用いて形成する。絶縁膜は、シリレーションされた第1の補助パターンと第2の補助パターン物質に対してエッチング選択比が異なる物質で形成する。第2の補助パターンは、シリコン(Si)が含有されたフォトレジスト膜で形成する。絶縁膜は、O2プラズマを用いた乾式エッチング工程で除去する。絶縁膜エッチング工程時に第2の補助パターンは、シリレーションされた第1の補助パターンより低い高さで残留する。ハードマスク膜エッチング工程は、乾式エッチング工程で行う。
本発明の第2実施例による半導体素子の微細パターン形成方法は、セルゲート領域、選択トランジスタ領域及び周辺回路領域が定義された半導体基板の上部にエッチング対象膜、ハードマスク膜及び第1の補助パターンを形成する。第1の補助パターンにシリレーション工程を行い、シリレーションされた第1の補助パターンを形成する。シリレーションされた第1の補助パターンを含むハードマスク膜上に絶縁膜を形成する。セルゲート領域に形成されたシリレーションされた第1の補助パターン間の絶縁膜上に第2の補助膜を形成する。セルゲート領域に形成された第2の補助膜シリレーションされた第1の補助パターン間の絶縁膜上に残留され、第2の補助パターンになるように第1のエッチング工程を行う。セルゲート領域でシリレーションされた第1の補助パターンの上部とシリレーションされた第1の補助パターン及び第2の補助パターンの間の絶縁膜を除去する。シリレーションされた第1の補助パターン及び第2の補助パターンをエッチングマスクとして用いる第2のエッチング工程でハードマスク膜をエッチングしてハードマスクパターンを形成する。ハードマスクパターンをエッチングマスクとして用いる第3のエッチング工程でエッチング対象膜エッチングする。
上記において、エッチング対象膜は、タングステンシリサイド(WSix)膜で形成する。エッチング対象膜と半導体基板との間にはトンネル絶縁膜、フローティングゲート用第1の導電膜、誘電体膜及びコントロールゲート用第2の導電膜が積層された構造で形成される。ハードマスク膜は、カーボン膜及びシリコン(Si)が含有された下部反射防止膜(BARC)が積層された構造で形成する。ハードマスク膜は、アモルファスカーボン膜及びシリコン酸化窒化膜(SiON)が積層された構造で形成する。カーボン膜は、スピンコーティング方法で形成する。第1の補助パターンは、目標微細パターンのピッチより2倍になるピッチを有するように形成する。
シリレーション工程は、第1の補助パターンにシリコン(Si)ソースを注入する工程である。シリレーション工程は、ヘキサメチルジシラザン(HMDS)ガスを用いる。シリレーション工程は、100℃〜140℃の温度で30秒〜1時間行う。
絶縁膜は、カーボン膜で形成する。カーボン膜は、化学的気相蒸着法(CVD)またはスピンコーティング方法を用いて形成する。絶縁膜は、シリレーションされた第1の補助パターンと第2の補助パターン物質に対してエッチング選択比が異なる物質で形成する。第2の補助膜は、シリコン(Si)が含有されたフォトレジスト膜で形成する。
セルゲート領域に形成された第2の補助膜エッチング工程時に選択トランジスタ領域と周辺回路領域で露出された絶縁膜も一部除去される。絶縁膜は、O2プラズマを用いた乾式エッチング工程で除去する。絶縁膜エッチング工程時の第2の補助パターンは、シリレーションされた第1の補助パターンより低い高さで残留する。
セルゲート領域に形成された絶縁膜除去工程時に選択トランジスタ領域及び周辺回路領域に残留する絶縁膜も除去される。第2のエッチング工程は、乾式エッチング工程で行う。第3のエッチング工程時にエッチング対象膜と半導体基板との間に形成されたトンネル絶縁膜、フローティングゲート用第1の導電膜、誘電体膜及びコントロールゲート用第2の導電膜も共にエッチングされてゲートを形成する。
上述したように、本発明による効果は、次の通りである。
第一に、第1の補助パターンにシリレーション(silylation)工程を行い、シリレーションされた第1の補助パターンを形成して露光工程の解像度より微細なパターンを形成することにより、所望の臨界寸法(Critical Dimension; CD)を有する微細パターンを形成することができる。
第二に、微細パターンを形成するために、既存に用いたDEET(Double Exposure Etch Tech)方法やスペーサ(spacer)形成工程を実施しないことにより、工程段階を短縮することができる。
第三に、工程段階を短縮することにより、素子の量産費用を減少させることができる。
第四に、微細パターンは、ナンドフラッシュメモリ素子の製造方法だけでなく、ノア(NOR)フラッシュメモリ素子の製造方法にも適用され、DRAMのライン(line)及びスペース(space)を有するパターンとコンタクトアレイ(array)パターンにも適用することができる。
以下、添付した図面を参照し、本発明の実施例を詳しく説明すれば、次の通りである。
図１ａ〜図１ｉは、本発明の第1実施例による半導体素子の微細パターン形成方法を説明するために示した断面図であり、セルゲート領域に限定して工程段階を説明する。
図１ａを参照すれば、半導体基板(100)の上部にエッチング対象膜(102)を形成する。この時、エッチング対象膜(102)は、絶縁膜、導電膜または層間絶縁膜などの膜質からなる。エッチング対象膜(102)の上部にハードマスク膜(104)を形成する。この時、ハードマスク膜(104)は、スピン(spin)コーティング方法で形成したカーボン(carbon)膜(104a)及びシリコン(Si)が含有された下部反射防止膜(Bottom Anti Reflective Coating; BARC; 104b)が積層された構造で形成するか、またはアモルファス(amorphous)カーボン膜(104a)及びシリコン酸化窒化膜(SiON; 104b)が積層された構造で形成する。
その後、ハードマスク膜(104)の上部に第1の補助パターン(106)を形成する。この時、第1の補助パターン(106)は、フォトレジスト膜で形成する。第1の補助パターン(106)は、目標微細パターンのピッチ(pitch)より2倍になるピッチ(a)を有するように形成する。その理由は、後続工程で第1の補助パターン(106)の間に第2の補助パターンを形成するためである。
図１ｂを参照すれば、第1の補助パターンにシリコン(Si)ソースを注入するシリレーション(silylation)工程を行い、シリレーションされた第1の補助パターン(106a)を形成する。この時、シリレーション工程は、ヘキサメチルジシラザン(Hexa Tetra Methyl Disilazane; HMDS)ガスを用いて100℃〜140℃の温度で30秒〜1時間行う。シリレーションされたフォトレジスト膜をエッチングしてパターンを形成することよりフォトレジストパターンを形成した後、シリレーション工程を行うことが既存の露光工程の解像度より微細なパターンを形成することができる。
従って、第1の補助パターンにシリレーション工程を行ってシリレーションされた第1の補助パターン(106a)を形成することは、シリレーションされた第1の補助膜を用いて露光及び現像工程で第1の補助パターンを形成することより解像力の高い微細なパターンが得られる。
図１ｃを参照すれば、ハードマスク膜(104)とシリレーションされた第1の補助パターン(106a)の上部表面に絶縁膜(108)を形成する。この時、絶縁膜(108)は、化学的気相蒸着法(Chemical Vapor Deposition; CVD)またはスピンコーティング方法を用いたカーボン膜で形成することが好ましい。ここで、絶縁膜(108)としてカーボン膜を用いる理由は、カーボン膜がシリレーションされた第1の補助パターン(106a)だけでなく、後続工程で形成される第2の補助膜とのエッチング選択比が異なるため、後続エッチング工程でシリレーションされた第1の補助パターン(106a)が損傷されることを防止しながら絶縁膜(108)を除去することができるためである。
従って、絶縁膜(108)は、第2の補助膜とシリレーションされた第1の補助パターン(106a)物質に対してエッチング選択比が異なる物質で形成することが好ましい。絶縁膜(108)の厚さは、最終工程で形成された微細パターンのピッチの半分程度になるようにする。
図１ｄを参照すれば、シリレーションされた第1の補助パターン(106a)の間が満たされるように絶縁膜(108)の上部に第2の補助膜(110)を形成する。この時、第2の補助膜(110)は、シリコン(Si)が含有されたフォトレジスト膜で形成することが好ましい。従って、第2の補助膜(110)は、絶縁膜(108)と異なるエッチング選択比を有する。
図１ｅを参照すれば、エッチング工程で絶縁膜(108)の上部が露出されるまで第2の補助膜をエッチングして第2の補助パターン(110a)を形成する。この時、エッチング工程は、エッチバック(etchback)工程で行う。第2の補助膜エッチング工程時に第2の補助膜は、絶縁膜(108)に対して異なるエッチング選択比を有する。これにより、シリレーションされた第1の補助パターン(106a)と第2の補助パターン(110a)は、同一のエッチング選択比を有する物質で形成される。
図１ｆを参照すれば、第2の補助パターン(110a)が形成されながら露出された絶縁膜とシリレーションされた第1の補助パターン(106a)及び第2の補助パターン(110a)の間に形成された絶縁膜を除去し、第2の補助パターン(110a)下部にのみ絶縁膜が残留するようにする。これにより、絶縁パターン(108a)が形成される。この時、絶縁膜は、O2プラズマを用いた乾式エッチング工程で除去する。絶縁膜エッチング工程時に第2の補助パターン(110a)の上部が一部損失され、第2の補助パターン(110a)は、シリレーションされた第1の補助パターン(106a)より低い高さで残留する。
従って、絶縁膜エッチング工程時に絶縁膜は、シリレーションされた第1の補助パターン(106a)と第2の補助パターン(110a)に対して異なるエッチング選択比を有するため、シリレーションされた第1の補助パターン(106a)と第2の補助パターン(110a)はエッチングされない。このように、シリレーションされた第1の補助パターン(106a)とシリレーションされた第1の補助パターン(106a)との間に第2の補助パターン(110a)を形成することにより、目標ピッチを有するパターンが形成される。
図１ｇを参照すれば、シリレーションされた第1の補助パターン(106a)と絶縁パターン(108a)及び第2の補助パターン(110a)をエッチングマスクとしてハードマスク膜(104)の中にシリコン(Si)が含有された下部反射防止膜(BARC; 104b)をエッチングする。この時、シリコン(Si)が含有された下部反射防止膜(BARC; 104b)は乾式エッチング工程で除去する。シリコン(Si)が含有された下部反射防止膜(BARC; 104b)のエッチング工程時にシリレーションされた第1の補助パターン(106a)と第2の補助パターン(110a)が一部損失する。
図１ｈを参照すれば、シリレーションされた第1の補助パターンと絶縁パターン及び第2の補助パターンをエッチングマスクとしてハードマスク膜の中のカーボン膜(104a)をエッチングして所望のライン(line)及びスペース(space)を有するハードマスクパターン(104c)を形成する。この時、カーボン膜(104a)は、乾式エッチング工程で除去する。ハードマスクパターン(104c)の形成工程時にシリレーションされた第1の補助パターン、絶縁パターン及び第2の補助パターンが全て去されるか、または一部残留することができる。もし、シリレーションされた第1の補助パターン、絶縁パターン及び第2の補助パターンが一部残留する場合、後続工程で全て除去される。
図１ｉを参照すれば、所望のライン及びスペースを有するハードマスクパターン(104c)をエッチングマスクとしてエッチング対象膜(102)をエッチングして目標パターン(102a)を形成する。その後、ハードマスクパターン(104c)を除去する。
上記のように、第1の補助パターン(106)にシリレーション工程を行い、シリレーションされた第1の補助パターン(106a)を形成して露光工程の解像度より微細なパターンを形成することにより、所望の臨界寸法(Critical Dimension; CD)を有する微細パターンを形成することができる。また、微細パターンを形成するために、既存に用いたDEET(Double Exposure Etch Tech)方法やスペーサ形成工程を実施しないことにより、工程段階を短縮することができる。これにより、素子の量産費用を減少させることができる。
上記本発明をナンドフラッシュメモリ素子の製造方法に適用すれば、次の通りである。
図２ａ〜図２ｊは、本発明の第2実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。
図２ａを参照すれば、セルゲート領域(A)、選択トランジスタ(selective transistor)領域(B)及び周辺回路領域(C)が定義された半導体基板(200)の上部にエッチング対象膜(202)を形成する。この時、エッチング対象膜(202)は、タングステンシリサイド(WSix)膜で形成するが、タングステンシリサイド(WSix)膜と半導体基板(200)との間には、トンネル絶縁膜、フローティングゲート用第1の導電膜、誘電体膜及びコントロールゲート用第2の導電膜が積層された構造で形成される。
その後、エッチング対象膜(202)の上部にハードマスク膜(204)を形成する。この時、ハードマスク膜(204)は、スピンコーティング方法で形成したカーボン膜(204a)及びシリコン(Si)が含有された下部反射防止膜(BARC; 204b)が積層された構造で形成するか、またはアモルファスカーボン膜(204a)及びシリコン酸化窒化膜(SiON; 204b)が積層された構造で形成する。
その後、ハードマスク膜(204)の上部に第1の補助パターン(206)を形成する。この時、第1の補助パターン(206)は、フォトレジスト膜で形成することが好ましい。第1の補助パターン(206)は、目標微細パターンのピッチより2倍になるピッチ(b)を有するように形成する。その理由は、後続工程で第1の補助パターン(206)の間に第2の補助パターンを形成するためである。
図２ｂを参照すれば、第1の補助パターンにシリコン(Si)ソースを注入するシリレーション工程を行ってシリレーションされた第1の補助パターン(206a)を形成する。この時、シリレーション工程は、ヘキサメチルジシラザン(HMDS)ガスを用いて100℃〜140℃の温度で30秒〜1時間行う。シリレーションされたフォトレジスト膜をエッチングしてパターンを形成することよりフォトレジストパターンを形成した後、シリレーション工程を行うことが既存の露光工程の解像度より微細なパターンを形成することができる。
従って、第1の補助パターンにシリレーション工程を行ってシリレーションされた第1の補助パターン(206a)を形成することは、シリレーションされた第1の補助膜を用いて露光及び現像工程で第1の補助パターンを形成することより解像力の高い微細なパターンを得ることができる。
図２ｃを参照すれば、ハードマスク膜(204)とシリレーションされた第1の補助パターン(206a)の上部表面に絶縁膜(208)を形成する。この時、絶縁膜(208)は、化学的気相蒸着法(CVD)またはスピンコーティング方法を用いたカーボン膜で形成することが好ましい。ここで、絶縁膜(208)としてカーボン膜を用いる理由は、カーボン膜がシリレーションされた第1の補助パターン(206a)だけでなく、後続工程で形成される第2の補助膜とのエッチング選択比が異なるため、後続のエッチング工程でシリレーションされた第1の補助パターン(206a)が損傷することを防止しながら絶縁膜(208)を除去することができるためである。
従って、絶縁膜(208)は、第2の補助膜とシリレーションされた第1の補助パターン(206a)物質に対してエッチング選択比が異なる物質で形成することが好ましい。絶縁膜(208)の厚さは、最終の工程で形成された微細パターンのピッチの半分程度になるようにする。
図２ｄを参照すれば、シリレーションされた第1の補助パターン(206a)の間が満たされるように絶縁膜(208)の上部に第2の補助膜(210)を形成する。この時、第2の補助膜(210)は、シリコン(Si)が含有されたフォトレジスト膜で形成することが好ましい。従って、第2の補助膜(210)は、絶縁膜(208)と異なるエッチング選択比を有する。
図２ｅを参照すれば、露光及び現像工程で選択トランジスタ領域(B)と周辺回路領域(C)に形成された第2の補助膜(210)を除去してセルゲート領域(A)にのみ第2の補助膜(210)が残留するパターンを形成する。この時、セルゲート領域(A)にのみ第2の補助膜(210)が残留し、選択トランジスタ領域(B)と周辺回路領域(C)には第2の補助膜が除去されるパターンを形成することは、選択トランジスタ領域(B)と周辺回路領域(C)には微細パターンが形成される必要がないためである。第2の補助膜(210)を一般の絶縁物質ではなく、シリコン(Si)が含有されたフォトレジスト膜で形成し、マスク露光及び現像工程を順に行えば、選択トランジスタ領域(B)と周辺回路領域(C)に形成されたシリコン(Si)が含有されたフォトレジスト膜が除去されるため、別途のエッチング工程を行わなくても良い。従って、エッチング工程を行わないことにより、工程段階を一段階さらに短縮することができる。
図２ｆを参照すれば、エッチング工程で絶縁膜(208)の上部が露出されるまでセルゲート領域(A)に形成された第2の補助膜をエッチングし、セルゲート領域(A)に第2の補助パターン(210a)を形成する。この時、エッチング工程は、エッチバック工程で行う。セルゲート領域(A)に形成された第2の補助膜エッチング工程時に選択トランジスタ領域(B)と周辺回路領域(C)で露出された絶縁膜(208)も一部除去される。第2の補助膜エッチング工程時に第2の補助膜絶縁膜(208)に対して異なるエッチング選択比を有する。これにより、シリレーションされた第1の補助パターン(206a)と第2の補助パターン(210a)は、同一のエッチング選択比を有する物質で形成される。
図２ｇを参照すれば、第2の補助パターン(210a)が形成されながら露出された絶縁膜とシリレーションされた第1の補助パターン(206a)及び第2の補助パターン(210a)の間に形成された絶縁膜を除去して第2の補助パターン(210a)の下部にのみ絶縁膜が残留するようにする。これにより、絶縁パターン(208a)が形成される。この時、絶縁膜はO2プラズマを用いた乾式エッチング工程で除去する。絶縁膜エッチング工程時に第2の補助パターン(210a)の上部が一部損失され、第2の補助パターン(210a)はシリレーションされた第1の補助パターン(206a)より低い高さで残留する。セルゲート領域(A)に形成された絶縁膜除去工程時に選択トランジスタ領域(B)及び周辺回路領域(C)に残留する絶縁膜(208)も除去される。
従って、絶縁膜エッチング工程時の絶縁膜は、シリレーションされた第1の補助パターン(206a)と第2の補助パターン(210a)に対して異なるエッチング選択比を有するため、シリレーションされた第1の補助パターン(206a)と第2の補助パターン(210a)はエッチングされない。このようにシリレーションされた第1の補助パターン(206a)とシリレーションされた第1の補助パターン(206a)の間に第2の補助パターン(210a)を形成することにより、目標ピッチを有するパターンが形成される。
図２ｈを参照すれば、シリレーションされた第1の補助パターン(206a)と絶縁パターン(208a)及び第2の補助パターン(210a)をエッチングマスクとしてハードマスク膜(204)の中にシリコン(Si)が含有された下部反射防止膜(BARC; 204b)をエッチングする。この時、シリコン(Si)が含有された下部反射防止膜(BARC; 204b)は、乾式エッチング工程で除去する。シリコン(Si)が含有された下部反射防止膜(BARC; 204b)のエッチング工程時にシリレーションされた第1の補助パターン(206a)と第2の補助パターン(210a)が一部損失する。
図２ｉを参照すれば、シリレーションされた第1の補助パターンと絶縁パターン及び第2の補助パターンをエッチングマスクとしてハードマスク膜の中のカーボン膜(204a)をエッチングし、所望のライン及びスペースを有するハードマスクパターン(204c)を形成する。この時、カーボン膜(204a)は、乾式エッチング工程で除去する。ハードマスクパターン(204c)の形成工程時にシリレーションされた第1の補助パターン、絶縁パターン及び第2の補助パターンが全て去されるか、または一部残留することができる。もし、シリレーションされた第1の補助パターン、絶縁パターン及び第2の補助パターンが一部残留する場合、後続工程で全て除去される。
図２ｊを参照すれば、所望のライン及びスペースを有するハードマスクパターン(204c)をエッチングマスクとしてエッチング対象膜(202)をエッチングして目標パターン(202a)を形成する。その後、ハードマスクパターン(204c)を除去する。
上記のように、第1の補助パターン(206)にシリレーション工程を行い、シリレーションされた第1の補助パターン(206a)を形成して露光工程の解像度より微細なパターンを形成することにより、所望の臨界寸法(CD)を有する微細パターンを形成することができる。
また、微細パターンを形成するために、既存に用いたDEET方法やスペーサ形成工程を実施しないことにより、工程段階を短縮することができる。これにより、素子の量産費用を減少させることができる。
本発明は、ナンドフラッシュメモリ素子の製造方法だけではなく、ノア(NOR)フラッシュメモリ素子の製造方法にも適用され、DRAMのライン及びスペースを有するパターンとコンタクトアレイ(array)パターンにも適用することができる。
本発明の技術思想は、上記好ましい実施例により具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものではないことに周知しなければならない。また、本発明技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。
本発明の第1実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第1実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第1実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第1実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第1実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第1実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第1実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第1実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第1実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第2実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第2実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第2実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第2実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第2実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第2実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第2実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第2実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第2実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。 本発明の第2実施例による半導体素子の微細パターン形成方法を説明するために示した断面図である。
符号の説明
100, 200 :半導体基板
102, 202 :エッチング対象膜
102a , 202a :目標パターン
104, 204 :ハードマスク膜
104a, 204a :カーボン膜
104b, 204b :シリコンが含有された下部反射防止膜
104c, 204c :ハードマスクパターン
106, 206 :第1の補助パターン
106a, 206a :シリレーションされた第1の補助パターン
108, 208 :絶縁膜
108a, 208a :絶縁パターン
110, 210 :第2の補助膜
110a, 210a :第2の補助パターン

Claims (36)

  1. 半導体基板上にエッチング対象膜、ハードマスク膜及び第1の補助パターンを形成する段階;
    上記第1の補助パターンにシリレーション工程を行い、シリレーションされた第1の補助パターンを形成する段階;
    上記シリレーションされた第1の補助パターンを含む上記ハードマスク膜上に絶縁膜を形成する段階;
    上記シリレーションされた第1の補助パターン間の上記絶縁膜上に第2の補助パターンを形成する段階;
    上記絶縁膜が、上記第2の補助パターンの下部にのみ残留するようにエッチング工程を行う段階;
    上記シリレーションされた第1の補助パターン及び第2の補助パターンをエッチングマスクとして用いるエッチング工程で上記ハードマスク膜をエッチングしてハードマスクパターンを形成する段階;及び
    上記ハードマスクパターンを用いて上記エッチング対象膜をエッチングする段階を含む半導体素子の微細パターン形成方法。
  2. 上記エッチング対象膜は、絶縁膜、導電膜または層間絶縁膜の膜質からなる請求項１に記載の半導体素子の微細パターン形成方法。
  3. 上記ハードマスク膜は、カーボン(carbon)膜及びシリコン(Si)が含有された下部反射防止膜(Bottom Anti Reflective Coating; BARC)が積層された構造で形成する請求項１に記載の半導体素子の微細パターン形成方法。
  4. 上記ハードマスク膜は、アモルファス(amorphous)カーボン膜及びシリコン酸化窒化膜(SiON)が積層された構造で形成する請求項１に記載の半導体素子の微細パターン形成方法。
  5. 上記カーボン膜は、スピン(spin)コーティング方法で形成する請求項３に記載の半導体素子の微細パターン形成方法。
  6. 上記第1の補助パターンは、目標微細パターンのピッチ(pitch)より2倍になるピッチを有するように形成する請求項１に記載の半導体素子の微細パターン形成方法。
  7. 上記シリレーション工程は、上記第1の補助パターンにシリコン(Si)ソースを注入する工程である請求項１に記載の半導体素子の微細パターン形成方法。
  8. 上記シリレーション工程は、ヘキサメチルジシラザン(Hexa Tetra Methyl Disilazane; HMDS)ガスを用いる請求項１に記載の半導体素子の微細パターン形成方法。
  9. 上記シリレーション工程は、100℃〜140℃の温度で30秒〜1時間行う請求項１に記載の半導体素子の微細パターン形成方法。
  10. 上記絶縁膜は、カーボン膜で形成する請求項１に記載の半導体素子の微細パターン形成方法。
  11. 上記カーボン膜は、化学的気相蒸着法(Chemical Vapor Deposition; CVD)またはスピンコーティング方法を用いて形成する請求項１０に記載の半導体素子の微細パターン形成方法。
  12. 上記絶縁膜は、上記シリレーションされた第1の補助パターンと第2の補助パターン物質に対してエッチング選択比が異なる物質で形成する請求項１に記載の半導体素子の微細パターン形成方法。
  13. 上記第2の補助パターンは、シリコン(Si)が含有されたフォトレジスト膜で形成する請求項１に記載の半導体素子の微細パターン形成方法。
  14. 上記絶縁膜は、O2プラズマを用いた乾式エッチング工程で除去する請求項１に記載の半導体素子の微細パターン形成方法。
  15. 上記絶縁膜エッチング工程時の上記第2の補助パターンは、上記シリレーションされた第1の補助パターンより低い高さで残留する請求項１に記載の半導体素子の微細パターン形成方法。
  16. 上記ハードマスク膜エッチング工程は、乾式エッチング工程で行う請求項１に記載の半導体素子の微細パターン形成方法。
  17. セルゲート領域、選択トランジスタ領域及び周辺回路領域が定義された半導体基板の上部にエッチング対象膜、ハードマスク膜及び第1の補助パターンを形成する段階;
    上記第1の補助パターンにシリレーション工程を行い、シリレーションされた第1の補助パターンを形成する段階;
    上記シリレーションされた第1の補助パターンを含む上記ハードマスク膜上に絶縁膜を形成する段階;
    上記セルゲート領域に形成された上記シリレーションされた第1の補助パターン間の上記絶縁膜上に第2の補助膜を形成する段階;
    上記セルゲート領域に形成された上記第2の補助膜が上記シリレーションされた第1の補助パターン間の上記絶縁膜上に残留され、第2の補助パターンになるように第1のエッチング工程を行う段階;
    上記セルゲート領域において上記シリレーションされた第1の補助パターンの上部と上記シリレーションされた第1の補助パターン及び第2の補助パターン間の上記絶縁膜を除去する段階;
    上記シリレーションされた第1の補助パターン及び第2の補助パターンをエッチングマスクとして用いる第2のエッチング工程で上記ハードマスク膜をエッチングしてハードマスクパターンを形成する段階;及び
    上記ハードマスクパターンをエッチングマスクとして用いる第3のエッチング工程で上記エッチング対象膜をエッチングする段階を含む半導体素子の微細パターン形成方法。
  18. 上記エッチング対象膜は、タングステンシリサイド(WSix)膜で形成する請求項１７に記載の半導体素子の微細パターン形成方法。
  19. 上記エッチング対象膜と半導体基板との間には、トンネル絶縁膜、フローティングゲート用第1の導電膜、誘電体膜及びコントロールゲート用第2の導電膜が積層された構造で形成される請求項１７に記載の半導体素子の微細パターン形成方法。
  20. 上記ハードマスク膜は、カーボン膜及びシリコン(Si)が含有された下部反射防止膜(BARC)が積層された構造で形成する請求項１７に記載の半導体素子の微細パターン形成方法。
  21. 上記ハードマスク膜は、アモルファスカーボン膜及びシリコン酸化窒化膜(SiON)が積層された構造で形成する請求項１７に記載の半導体素子の微細パターン形成方法。
  22. 上記カーボン膜は、スピンコーティング方法で形成する請求項２０に記載の半導体素子の微細パターン形成方法。
  23. 上記第1の補助パターンは、目標微細パターンのピッチより2倍になるピッチを有するように形成する請求項１７に記載の半導体素子の微細パターン形成方法。
  24. 上記シリレーション工程は、上記第1の補助パターンにシリコン(Si)ソースを注入する工程である請求項１７に記載の半導体素子の微細パターン形成方法。
  25. 上記シリレーション工程は、ヘキサメチルジシラザン(HMDS)ガスを用いる請求項１７に記載の半導体素子の微細パターン形成方法。
  26. 上記シリレーション工程は、100℃〜140℃の温度で30秒〜1時間行う請求項１７に記載の半導体素子の微細パターン形成方法。
  27. 上記絶縁膜は、カーボン膜で形成する請求項１７に記載の半導体素子の微細パターン形成方法。
  28. 上記カーボン膜は、化学的気相蒸着法(CVD)またはスピンコーティング方法を用いて形成する請求項２７に記載の半導体素子の微細パターン形成方法。
  29. 上記絶縁膜は、上記シリレーションされた第1の補助パターンと第2の補助パターン物質に対してエッチング選択比が異なる物質で形成する請求項１７に記載の半導体素子の微細パターン形成方法。
  30. 上記第2の補助膜は、シリコン(Si)が含有されたフォトレジスト膜で形成する請求項１７に記載の半導体素子の微細パターン形成方法。
  31. 上記セルゲート領域に形成された上記第2の補助膜エッチング工程時に、上記選択トランジスタ領域と周辺回路領域で露出された上記絶縁膜も一部除去される請求項１７に記載の半導体素子の微細パターン形成方法。
  32. 上記絶縁膜は、O2プラズマを用いた乾式エッチング工程で除去する請求項１７に記載の半導体素子の微細パターン形成方法。
  33. 上記絶縁膜エッチング工程時の上記第2の補助パターンは、上記シリレーションされた第1の補助パターンより低い高さで残留する請求項１７に記載の半導体素子の微細パターン形成方法。
  34. 上記セルゲート領域に形成された上記絶縁膜除去工程時、上記選択トランジスタ領域及び周辺回路領域に残留する上記絶縁膜も除去される請求項１７に記載の半導体素子の微細パターン形成方法。
  35. 上記第2のエッチング工程は、乾式エッチング工程で行う請求項１７に記載の半導体素子の微細パターン形成方法。
  36. 上記第3のエッチング工程時に上記エッチング対象膜と半導体基板との間に形成された上記トンネル絶縁膜、フローティングゲート用第1の導電膜、誘電体膜及びコントロールゲート用第2の導電膜も共にエッチングされてゲートを形成する請求項１９に記載の半導体素子の微細パターン形成方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009060083A (ja) * 2007-09-03 2009-03-19 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100834266B1 (ko) 2007-04-25 2008-05-30 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR100870326B1 (ko) 2007-04-25 2008-11-25 주식회사 하이닉스반도체 반도체 소자의 하드 마스크 패턴 형성방법
US7759242B2 (en) * 2007-08-22 2010-07-20 Qimonda Ag Method of fabricating an integrated circuit
KR101064525B1 (ko) * 2008-04-25 2011-09-14 도쿄엘렉트론가부시키가이샤 에칭 마스크 형성 방법, 에칭 방법 및, 이 에칭 방법을 포함하는 반도체 디바이스의 제조 방법
JP4550126B2 (ja) 2008-04-25 2010-09-22 東京エレクトロン株式会社 エッチングマスク形成方法、エッチング方法、および半導体デバイスの製造方法
KR101045090B1 (ko) 2008-11-13 2011-06-29 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US8492282B2 (en) * 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
KR101044693B1 (ko) * 2009-01-21 2011-06-28 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101093905B1 (ko) * 2010-08-04 2011-12-13 주식회사 하이닉스반도체 미세 패턴 형성 방법
KR101082719B1 (ko) 2010-11-18 2011-11-15 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법
KR101093241B1 (ko) 2010-12-15 2011-12-14 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법
KR101085630B1 (ko) 2010-12-15 2011-11-22 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법
KR101305904B1 (ko) * 2011-12-07 2013-09-09 주식회사 테스 반도체소자 제조방법
CN103474337B (zh) * 2013-09-22 2016-02-03 上海华力微电子有限公司 制作栅极线条的方法
KR102370284B1 (ko) 2015-07-24 2022-03-07 에스케이하이닉스 주식회사 반도체장치의 패턴 형성 방법
CN108735585B (zh) 2017-04-17 2019-06-28 联华电子股份有限公司 掩模图案的制作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4357203A (en) * 1981-12-30 1982-11-02 Rca Corporation Plasma etching of polyimide
JP2757207B2 (ja) * 1989-05-24 1998-05-25 株式会社リコー 液晶表示装置
JP2811124B2 (ja) * 1991-03-15 1998-10-15 三菱電機株式会社 パターン形成方法およびフォトマスクの製造方法
US6034416A (en) * 1997-04-17 2000-03-07 Matsushita Electirc Industrial Co., Ltd. Semiconductor device and method for fabricating the same
KR100275661B1 (ko) * 1997-12-30 2001-01-15 김영환 실리레이션을이용한감광막패턴형성방법
WO2000054328A1 (fr) * 1999-03-09 2000-09-14 Tokyo Electron Limited Systeme de fabrication de dispositif semi-conducteur
US6346183B1 (en) * 2000-08-03 2002-02-12 International Business Machines Corporation Use of thin carbon films as a bottom anti-reflective coating in manufacturing magnetic heads
JP2004004299A (ja) * 2002-05-31 2004-01-08 Renesas Technology Corp 電子装置の製造方法
US20040038537A1 (en) * 2002-08-20 2004-02-26 Wei Liu Method of preventing or suppressing sidewall buckling of mask structures used to etch feature sizes smaller than 50nm
KR100574999B1 (ko) 2004-12-06 2006-04-28 삼성전자주식회사 반도체소자의 패턴 형성방법
US8452839B2 (en) * 2004-12-23 2013-05-28 Aol Inc. Offline away messages
KR100727439B1 (ko) * 2005-03-22 2007-06-13 주식회사 하이닉스반도체 금속 배선 형성 방법
KR100640640B1 (ko) 2005-04-19 2006-10-31 삼성전자주식회사 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법
KR100674970B1 (ko) * 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
US7560390B2 (en) * 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
KR100618907B1 (ko) * 2005-07-30 2006-09-01 삼성전자주식회사 다중 반사 방지층을 포함한 반도체 구조물 및 그 구조물을이용한 ｐｒ 패턴 형성 방법 및 반도체 소자의 패턴 형성방법
KR100734464B1 (ko) 2006-07-11 2007-07-03 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
KR100790999B1 (ko) * 2006-10-17 2008-01-03 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
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JP2009060083A (ja) * 2007-09-03 2009-03-19 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法

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