JP4550126B2 - エッチングマスク形成方法、エッチング方法、および半導体デバイスの製造方法 - Google Patents

エッチングマスク形成方法、エッチング方法、および半導体デバイスの製造方法 Download PDF

Info

Publication number
JP4550126B2
JP4550126B2 JP2008115498A JP2008115498A JP4550126B2 JP 4550126 B2 JP4550126 B2 JP 4550126B2 JP 2008115498 A JP2008115498 A JP 2008115498A JP 2008115498 A JP2008115498 A JP 2008115498A JP 4550126 B2 JP4550126 B2 JP 4550126B2
Authority
JP
Japan
Prior art keywords
etching
silicon oxide
mask
film
resist pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008115498A
Other languages
English (en)
Other versions
JP2009267112A (ja
Inventor
栄一 西村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2008115498A priority Critical patent/JP4550126B2/ja
Priority to US12/407,244 priority patent/US8173357B2/en
Publication of JP2009267112A publication Critical patent/JP2009267112A/ja
Application granted granted Critical
Publication of JP4550126B2 publication Critical patent/JP4550126B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

本発明は、半導体デバイスの製造におけるエッチングマスクの形成方法、エッチング方法、及びこのエッチング方法を含む半導体デバイスの製造方法に関する。
近年、LSIの高集積化の要請からデバイス要素の微細化が進んでおり、これに伴って、例えば45nmや32nmといった線幅を有する配線が必要とされている。ところが、このような線幅を実現するためのエッチングマスクは、従来のフォトリソグラフィー技術では実現することができない。例えば13.5nmといった波長を有する極端紫外線(EUV)を利用するEUV露光技術の開発が進められているが、これまでのところ実用化には至っていない。
このような現状のもと、所謂ダブルパターニング技術が注目を集めている。例えば、特許文献1に記載のダブルパターニング技術においては、以下のプロセスステップが実施される。まず、エッチングの対象となる膜の上に、下部犠牲膜と上部犠牲膜とがこの順に形成される。次に、上部犠牲膜上に第1のレジスト膜を塗布し、第1のレジスト膜を第1のフォトマスクを利用してパターニングすることにより、第1のパターンを有する第1のレジストマスクを形成する。次いで、第1のレジストマスクを利用して、上部犠牲膜に第1のパターンを転写する。
続けて、第1のレジストマスクを除去し、クリーニングを行った後、エッチングされて第1のパターンが転写された上部犠牲膜を覆うように下部犠牲膜上に第2のレジスト膜を塗布する。この後、第2のレジスト膜を第2のフォトマスクを利用してパターニングすることにより、第2のパターンを有する第2のレジストマスクを形成する。次いで、下部犠牲膜上に残る第1のパターンが転写された上部犠牲膜と、第2のレジストマスクとを利用して、第1のパターンと第2のパターンとを下部犠牲膜に転写する。
最後に、第1のパターンと第2のパターンとが転写された下部犠牲膜を利用して、エッチングの対象となる膜をエッチングする。
上述のとおり、ダブルパターニングによれば、2回のレジストマスクパターニングと2回の転写(エッチング)とを行うことにより、1回のパターニングと1回のエッチングでハードマスクを形成する場合に比べて、1/2の間隔を有するパターニングが可能となる。
特開2007−027742号公報(図1および図3)
しかし、ダブルパターニングにおいては、フォトマスクを形成してエッチングを行い、これを繰り返すため、エッチング装置へのウエハの搬入出が2回必要となり、プロセスフローが複雑となる。また、より一層の微細化を実現するため、レジストマスクのトリミングやサイドウォールトランスファーを採用すれば、プロセスフローはより複雑となる。
複雑なプロセスフロー(または複雑なウエハの搬送経路)は、半導体デバイスの製造歩留まりの点から不利であり、プロセスフローの単純化が可能なエッチング方法が求められている。
本発明は、このような状況に鑑みて為され、プロセス数の低減が可能であり、プロセスの単純化が容易なエッチングマスク形成方法を提供することを目的とする。
発明の第1の態様によれば、エッチングの対象となる対象層上に、当該対象層のエッチングに使用されるエッチングマスクを形成するためのマスク膜を形成するマスク膜形成工程;前記マスク膜の上に第1のレジストパターンを形成するステップと、前記第1のレジストパターンを縮小することにより第2のレジストパターンを形成するステップと、前記第2のレジストパターンの側壁および上面に第1の酸化シリコン膜を堆積するステップとを含み、前記第2のレジストパターンおよび前記第1の酸化シリコン膜を有する第1のマスク層を形成する第1のマスク層形成工程;前記第1のマスク層を覆う第1の反射防止膜を形成するステップと、前記第1の反射防止膜上に、前記第2のレジストパターンの開口の上にレジストが残るように第3のレジストパターンを形成するステップと、前記第3のレジストパターンを縮小することにより第4のレジストパターンを形成するステップと、前記第4のレジストパターンの側壁および上面に第2の酸化シリコン膜を堆積し、該第2の酸化シリコン膜をエッチバックすることにより、前記第4のレジストパターンの側壁に堆積された前記第2の酸化シリコン膜から形成される酸化シリコン側壁部を形成するステップとを含み、前記酸化シリコン側壁部が、前記第1のマスク層の前記第2のレジストパターンの上方に形成されてなる第2のマスク層を形成する第2のマスク層形成工程;前記第2のマスク層の前記酸化シリコン側壁部を用いて前記第1のマスク層の前記第1の酸化シリコン膜と前記第2のレジストパターンとをエッチングすることにより前記酸化シリコン側壁部により定まる第1の開口を形成するステップと、前記第1のマスク層に残る、前記第2のレジストパターンの側壁に堆積された前記第1の酸化シリコン膜の側面により定まる第2の開口を形成するステップとを含む、第3のマスク層を形成する第3のマスク層形成工程;並びに前記第3のマスク層の前記第1の開口と前記第2の開口とを通して前記マスク膜をエッチングすることにより、前記対象層のエッチングに使用される前記エッチングマスクを形成するエッチングマスク形成工程;を含むエッチングマスク形成方法が提供される。
本発明の第2の態様によれば、第1の態様のエッチングマスク形成方法であって、前記第1のマスク層形成工程が、前記マスク膜上に第2の反射防止膜を形成するステップを更に含み、前記第1のレジストパターンが前記第2の反射防止膜上に形成されるエッチングマスク形成方法が提供される。
本発明の第3の態様によれば、第1または第2の態様のエッチングマスク形成方法であって、前記マスク膜が窒化チタンまたはシリコンで形成される、請求項1または2に記載のエッチングマスク形成方法が形成される。
本発明の第4の態様によれば、エッチングの対象となる対象層上に、第1から第3の態様のいずれかのエッチングマスク形成方法により形成されたエッチングマスクを利用して、前記対象層をエッチングするエッチング方法が提供される。
本発明の第5の態様によれば、第4の態様のエッチング方法を含む、半導体デバイスの製造方法が提供される。
本発明の実施形態によれば、エッチング工程においてプロセス数が低減され、また、エッチング工程に必要なプロセス装置を効率よく使用することが可能となる。
以下、添付図面を参照しながら、本発明の好適な実施形態による半導体デバイスの製造方法を説明する。添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。また、図面は、部材もしくは部品間、または、種々の層の厚さの間の相対比を示すことを目的とせず、したがって、具体的な厚さや寸法は、以下の限定的でない実施形態に照らし、当業者により決定されるべきものである。
図1(a)〜(f)および図2(a)〜(f)は、本発明の一実施形態によるエッチングマスク形成方法を含むエッチング方法を示す図であり、この方法の主な工程を終えた後のウエハの断面を模式的に示している。 また、この方法は、酸化シリコン膜に例えばコンタクトホールを形成する工程に適用される。
(第1のマスク層形成工程)
図1(a)を参照すると、シリコンウエハwの上に、酸化シリコン膜10、窒化チタン(TiN)膜12、下部反射防止膜(BARC)14、およびレジスト膜16がこの順に積層されている。酸化シリコン膜10は、例えばテトラエトキシシラン(TEOS)を原料としたプラズマCVDによりウエハw上に堆積される。TiN膜12は、例えばTiNターゲットを使用したスパッタリングにより酸化シリコン膜10上に堆積される。BARC14は、例えばスピンコートによりTiN膜12上に塗布され、レジスト膜16は、例えばスピンコートによりBARC14上に塗布される。
次に、所定のパターンを有するフォトマスクを用いた通常のフォトリソグラフィーによりレジスト膜16を露光し、現像し、剥離することにより、レジスト膜16をパターニングしてレジストパターンを形成する。この後、このレジストパターンをトリミングする。具体的には、レジストパターン形成後のウエハwをプラズマ処理装置内へ搬送し、ウエハwを酸素プラズマに晒すことにより、レジストパターンを一様に灰化して縮小化し、レジストパターン16aを得る。レジストパターン16aのレジスト部分は、ほぼ円形の上面形状を有し、その直径W1は約60nmであってよく、また、間隔(開口の幅)W2も例えば約60nmであってよい。
次いで、レジストパターン16aを覆うようにBARC14上に酸化シリコン膜18を形成する。酸化シリコン膜18は、レジストパターン16a上へ堆積されるため、低温での堆積が可能なCVDにより堆積される。このようなCVDの例としては、ビスターシャリーブチルアミノシラン(BTBAS)と、酸素プラズマとを交互に供給することにより原子層または分子層レベルでの堆積が可能な分子層堆積(MLD)がある。なお、酸化シリコン膜18の厚さは約15nmであってよく、MLDによれば、コンフォーマルな膜の堆積が可能であるため、レジストパターン16aの側壁での幅もまた約15nmとなる。このため、酸化シリコン膜18の凹部の幅W3は、約30nmとなっている。この凹部は、エッチングの対象となる酸化シリコン膜10に形成されるホールの寸法および位置を決定することとなる。
(第2のマスク層形成工程)
続けて、酸化シリコン膜18上にBARC20を塗布する。BARC20は、液体状の反射防止剤をウエハw上へ滴下し、ウエハwを回転することにより形成されるため、反射防止剤の流動性により酸化シリコン膜18の凹部がBARC20により埋められて、BARC20の表面はほぼ平坦となる。この後、BARC20上にレジスト膜22を塗布する(図1(c))。
次に、図1(a)を参照しながら説明したレジスト膜のパターニング、トリミング、および酸化シリコン膜の堆積を行うと、図1(d)に示すように、BARC20上に形成されたレジストパターン22aと、BARC20上でレジストパターン22aを覆うように形成された酸化シリコン膜24が得られる。レジストパターン22aは、レジストパターン16aと同一のパターンを有している。したがって、レジストパターン22bのレジスト部分の直径W4と開口の幅W5とは、レジストパターン16aと同様、約60nmである。ただし、レジストパターン22aは、レジストパターン16aに対して約60nmずれている。すなわち、レジストパターン16aの開口(酸化シリコン膜18の凹部)の上方に、レジストパターン22aのレジスト部分が位置している。なお、レジストパターン22aの形成には、レジストパターン16aの形成に使用したフォトマスクを援用することも可能である。また、酸化シリコン膜24の堆積にはMLDを利用することができ、酸化シリコン膜24の厚さも、酸化シリコン膜18と同様、約15nmである。このため、酸化シリコン膜24の凹部の幅W6は約30nmとなる。この凹部は、エッチングの対象となる酸化シリコン膜10に形成されるホールの寸法および位置を決定することとなる。
(第3のマスク層形成工程)
次いで、酸化シリコン膜24をエッチバックする。このエッチングには、CF,C,CHF,CHF,またはCHなどのフッ化炭素ガスと、Arガス等との混合ガスをエッチングガスとして利用することができる。ここでのエッチング量は約15nmであり、その結果、図1(e)に示すとおり、BARC20とレジストパターン22aが露出する。また、上記のエッチングガスによれば、異方性のエッチングが行われるため、レジストパターン22aの側壁には、約15nmの幅を有する酸化シリコン部24aが残っている。
この後、レジストパターン22aと酸化シリコン部24aをエッチングマスクとして用いて、露出したBARC20を例えば酸素プラズマによりエッチングすると、このエッチングマスクの開口の底には酸化シリコン膜18が露出する(図1(f))。このとき、レジストパターン22aもBARC20とともにエッチングされ、薄くなる。
図2(a)を参照すると、エッチングマスクの開口に露出した酸化シリコン膜18(図1(f))がエッチングされ、レジストパターン16aのレジスト部分が露出している。このエッチングには、CF,C,CHF,CHF,またはCHなどのフッ化炭素ガスと、Arガス等との混合ガスをエッチングガスとして利用することができる。このとき、酸化シリコン部24aもまたエッチングされて薄くなっている。
次に、エッチングマスク(レジストパターン22aと酸化シリコン部24a)の開口に露出するレジストパターン16aのレジスト部分と、その下のBARC14とをエッチングすると、図2(b)に示すように、開口の底にTiN膜12が露出する。
このとき、レジストパターン22aもBARC14とともにエッチングされて消失する。さらに、レジストパターン22aの消失後、レジストパターン22aの下のBARC20もまたエッチングされ、その結果、BARC20の下の酸化シリコン膜18が現れる(図2(b)参照)。このエッチングには、例えばHBrとCOの混合ガスをエッチングガスとして利用することができる。これによれば、異方性のエッチングが可能となり、酸化シリコン部24aの下にBARC20はエッチングされず、BARC部20aとして残存する。このため、酸化シリコン部24aもまた残存することができ、酸化シリコン部24aは後続のエッチングにおいてエッチングマスクとして機能することができる。
次いで、図2(c)に示すように、酸化シリコン膜18をエッチングする。このエッチングには、CF,C,CHF,CHF,またはCHなどのフッ化炭素ガスと、Arガス等との混合ガスをエッチングガスとして利用することができ、エッチング量は、酸化シリコン膜18の厚さにほぼ等しい15nmである。このため、エッチング後には、酸化シリコン膜18の下のBARC14が露出する一方で、レジストパターン16aの側壁には酸化シリコン部18aが残存する(図2(c)参照)。また、BARC部20aがマスクとして機能するため、BARC部20aの下の酸化シリコン膜18はエッチングされず、酸化シリコン部18bとして残存する。さらに、図2(b)に示す最表部の酸化シリコン部24aはエッチングされて消失し、BARC部20aが露出している。
なお、酸化シリコン部18aで画成される開口の直径は、図1(c)を参照しながら説明したとおり、約30nmである。また、酸化シリコン膜18bで開口の直径もまた、図1(d)を参照しながら説明したとおり、約30nmである。
続けて、酸化シリコン部18a,18bとレジストパターン16aとをエッチングマスクとして、酸化シリコン部18aで画成される開口の底部に露出するBARC14をエッチングすると、TiN膜12が露出する(図2(d))。このエッチングには、酸素プラズマを利用することができる。また、BARC部20aもBARC14とともにエッチングされて消失する。
以上の工程の結果、図2(d)に示すとおり、TiN膜12上には酸化シリコン部18a,18b、レジストパターン16a、およびBARC部14aが残っており、以下に説明するとおり、これらがTiN膜12のエッチングに用いられる。すなわち、酸化シリコン部18a,18b、レジストパターン16a、およびBARC部14aは、TiN膜12用のエッチングマスク(第3のマスク層)であり、図1(d)と図2(d)を比較すると明らかなように、TiN膜12用のエッチングマスクは、酸化シリコン膜18の凹部と、酸化シリコン膜24の凹部とに対応する位置に開口を有している。
(エッチングマスク形成工程)
上述のTiN用のエッチングマスクを用いてTiN膜12をエッチングすると、図2(e)に示すように、ハードマスク12aが得られる。このエッチングには、ClガスおよびNガスを含むエッチングガスを利用した異方性エッチングを利用することができる。また、ClガスおよびNガスを基本としてHBr等を使用しても良い。
(エッチング工程)
ハードマスク12aを用いて酸化シリコン膜10をエッチングし、ハードマスク12aや酸化シリコン部18a,18b等を除去し、クリーンプロセスを行うと、図2(f)に示すように、酸化シリコン膜18にウエハwへと至る開口10aが形成され、これにより、本実施形態によるエッチング方法が終了する。なお、開口10aの直径は、開口の直径に等しく約30nmであり、開口10aの間隔も約30nmである。
以上、本実施形態によるエッチングマスク形成方法を含むエッチング方法によれば、レジスト膜16のパターニング(レジスト塗布、露光、現像、および剥離)、パターン化されたレジスト膜16のトリミング、および酸化シリコン膜18の堆積の後、BARC20が塗布され、レジスト膜22のパターニング、パターン化されたレジスト膜22のトリミング、および酸化シリコン膜24の堆積が行われ、その後、一連のエッチングにより酸化シリコン膜10に開口10aが形成される。すなわち、ウエハwは、レジスト膜16(図1(a))の形成から開口10aの形成までに、レジストトラック及びこれに組み合わされた露光装置(パターニング)、エッチング装置(トリミング)、並びに薄膜堆積装置(酸化シリコン膜の堆積)といった順番に搬送され、BARC20の塗布後、上記の順番での搬送が繰り返され、エッチング装置に搬送されて残りのステップがそのエッチング装置内で行われる。このようにレジスト膜のトリミングを除くと、一つのエッチング装置内ですべてのエッチングが行われる。
なお、このエッチング装置は、複数のガス供給ラインを有し、酸化シリコン膜18,24用のエッチングガス(炭化水素ガス)、レジスト膜16,22のトリミングやBARC膜14,20のエッチングのためのガス(酸素ガス)、TiN膜12用のエッチングガス(塩素ガス)、および希釈ガスとしてのArガスやNガスをチャンバ内へ供給することができるよう構成されると好ましい。また、このエッチング装置は、チャンバ内にプラズマを生成するプラズマ源を含むことが好ましい。
<比較例>
上述の本発明の一実施形態によるエッチング方法の効果をより明瞭にするため、以下に比較例のエッチング方法について説明する。比較例のエッチング方法は、本発明の発明者により検討された方法であり、上述した本発明の一実施形態によるエッチング方法により開口され得る開口10aとほぼ同一の開口を形成することができる。具体的には、比較例のエッチング方法では、従来のダブルパターニング技術にレジスト膜のトリミングとSWTとが組み合わされている。以下、図3(a)〜図5(c)を参照しながら、比較例のエッチング方法を説明する。
図3(a)を参照すると、シリコンウエハwの上に、酸化シリコン膜30、窒化チタン(TiN)膜32、下部反射防止膜(BARC)34、およびレジスト膜36がこの順に積層されている。次に、レジスト膜36をパターニングし、トリミングすると、図3(b)に示すように、縮小化されたレジストパターン36aが形成される。このレジストパターン36aのレジスト部分は、ほぼ円形の上面形状を有し、その直径W7は約30nmである。
次に、MLDにより、BARC34上にレジストパターン36aを覆うように酸化シリコン膜38を約15nm堆積し(図3(c))、次いで酸化シリコン膜38をエッチバックする(図3(d))。これにより、レジストパターン36aと酸化シリコン部38aとで形成されるエッチングマスクが得られる。以下、このエッチングマスクを利用して、BARC34をエッチングし(図3(e))、TiN膜32をエッチングする(図3(f))。TiN膜32は、その下の酸化シリコン膜30のエッチングに使用されるハードマスクへと加工されるため、このエッチングにより、第1回目のハードマスクエッチングが行われたこととなる。
続いて、第1回目のハードマスクエッチングに利用したエッチングマスクを除去し、クリーンプロセスを行うと、図4(a)に示すように、ハードマスク32aが得られる。
この後、ハードマスク32aを覆うように酸化シリコン膜30上にBARC44を塗布し、BARC44上にレジスト膜を塗布する。このレジスト膜をパターニングしトリミングすると、縮小化されたレジストパターン46aが形成される(図4(c))。レジストパターン46aのレジスト部分は、ほぼ円形の上面形状を有し、その直径W7は約30nmである。
次に、MLDにより、レジストパターン46aを覆うようにBARC44上に酸化シリコン膜48を約15nm堆積し(図4(d))、次いで酸化シリコン膜48をエッチバックする(図4(e))。これにより、レジストパターン46aと酸化シリコン部48aとで形成されるエッチングマスクが形成される。以下、このエッチングマスクを利用して、BARC44をエッチングし(図4(f))、第2回目のハードマスクエッチングとしてハードマスク32aをエッチングする(図5(a))。
続いて、第2回目のハードマスクエッチングに利用したエッチングマスクを除去し、クリーンプロセスを行うと、図5(b)に示すように、ハードマスク32bが得られる。このハードマスク32bを利用して酸化シリコン膜30をエッチングすると、酸化シリコン膜30に開口30aが形成される(図5(c))。
比較例のエッチング方法においては、レジスト膜のパターニング、トリミング、酸化シリコン膜の堆積、およびエッチバックが行われ、第1回目のハードマスクエッチングが行われてから、BARCおよびレジスト膜の塗布を経て、再び、レジスト膜のパターニング、トリミング、酸化シリコン膜の堆積、およびエッチバックが行われて、第2回目のハードマスクエッチングが行われる。すなわち、ウエハwは、レジスト膜36(図3(a))の形成から開口30a(図5(c))の形成に至るまで、レジストトラック及びこれに組み込まれた露光装置(レジスト膜のパターニング)、エッチング装置(トリミング)、薄膜堆積装置(酸化シリコン膜の堆積)、並びにエッチング装置(シリコン膜のエッチバックとハードマスクエッチング等)という順番で搬送され、これがもう一度繰り返される。このように従来のダブルパターニング技術によれば、トリミングのためのエッチング装置への搬入出を除くと、エッチング装置へのウエハwの搬入出が2回必要となる。
これに対して、本発明の一実施形態によるエッチング方法によれば、レジストトラック(露光装置)→エッチング装置→薄膜堆積装置といったルートを2回通るものの、その後は、一つのエッチング装置で残りのプロセスを連続して行うことができるので、エッチング装置への搬入出は1回で済む。したがって、プロセスが単純化され、ウエハwの搬送ルートも短縮することができる。しかも、本発明の一実施形態によるエッチング方法では、上述のとおり、約30nmの直径を有する開口10aを形成することができるため、従来の製造設備により30nmといったCDを実現することが可能となる。
また、一度エッチングを行ってハードマスクにパターンを形成してから、再びエッチングマスクを形成すると、フォトマスクのアライメントのずれが生じ易いが、本発明の一実施形態によるエッチング方法は、実質的なエッチングの前にアライメントが完了しているため、アライメントのずれが生じ難いという利点を有している。
以上より、本発明の一実施形態によるエッチング方法は、従来のダブルパターニングを利用したエッチング方法に比べて、プロセスを単純化することが可能という効果を有していることが理解される。
以上、実施形態および比較例により本発明を説明したが、本発明は具体的に開示された実施形態に限定されさるものではなく、特許請求の範囲から逸脱することなく、種々の変形例や実施例が考えられる。
例えば、酸化シリコン膜18,24に代わり、窒化シリコン膜や酸窒化シリコン膜など無機物膜をレジストパターン16a,22a上に形成してもよい。BARC14に代わり、Spin-on-glass(SOG)膜、酸窒化シリコン膜、または低温酸化シリコン膜をTiN膜12上に形成してもよく、これらとBARCとの複合膜であってもよい。また、酸化シリコン膜18上に、高い表面平坦性を実現可能なSOG、有機SOG、またはポリイミドを形成した後、その上にBARC膜を形成してもよい。これにより、レジストパターン22aは、輪郭が明確化された端部を有することができ、ひいては高い寸法精度を有するハードマスク12aを得ることが可能となる。
また、TiN膜12の代わりに、酸化シリコン膜10上にポリシリコン膜を堆積し、このポリシリコン膜から酸化シリコン膜10をエッチングするハードマスク12aを形成してもよい。
本発明の一実施形態によるエッチング方法として、酸化シリコン膜をエッチングしてホールを形成する場合を説明したが、このエッチング方法は、金属膜をエッチングして配線を形成する場合にも適用することも可能である。また、このエッチング方法は、記憶素子や論理素子を始めとする種々の半導体デバイスを製造する方法の一部として利用できることは言うまでもない。
(a)〜(f)は、本発明の一実施形態によるエッチングマスク形成方法を含むエッチング方法の一部分を説明する図であり、この方法の主要工程の後のウエハの断面を模式的に示している。 (a)〜(f)は、本発明の一実施形態によるエッチングマスク形成方法を含むエッチング方法の他の部分を説明する図であり、この方法の主要工程の後のウエハの断面を模式的に示している。 (a)〜(f)は、比較例のエッチングマスク形成方法を含むエッチング方法の一部分を説明する図であり、この方法の主要工程の後のウエハの断面を模式的に示している。 (a)〜(f)は、比較例のエッチングマスク形成方法を含むエッチング方法の他の部分を説明する図であり、この方法の主要工程の後のウエハの断面を模式的に示している。 (a)〜(c)は、比較例のエッチングマスク形成方法を含むエッチング方法のまた別の部分を説明する図であり、この方法の主要工程の後のウエハの断面を模式的に示している。
符号の説明
10,24,30 酸化シリコン膜
12,32 TiN膜
14,20,34,44 BARC(下部反射防止膜)
16,22,36,46 レジスト膜
16a,22a,36a,46a レジストパターン
10a,32a 開口

Claims (5)

  1. エッチングの対象となる対象層上に、当該対象層のエッチングに使用されるエッチングマスクを形成するためのマスク膜を形成するマスク膜形成工程;
    前記マスク膜の上に第1のレジストパターンを形成するステップと、
    前記第1のレジストパターンを縮小することにより第2のレジストパターンを形成するステップと、
    前記第2のレジストパターンの側壁および上面に第1の酸化シリコン膜を堆積するステップと
    を含み、前記第2のレジストパターンおよび前記第1の酸化シリコン膜を有する第1のマスク層を形成する第1のマスク層形成工程;
    前記第1のマスク層を覆う第1の反射防止膜を形成するステップと、
    前記第1の反射防止膜上に、前記第2のレジストパターンの開口の上にレジストが残るように第3のレジストパターンを形成するステップと、
    前記第3のレジストパターンを縮小することにより第4のレジストパターンを形成するステップと、
    前記第4のレジストパターンの側壁および上面に第2の酸化シリコン膜を堆積し、該第2の酸化シリコン膜をエッチバックすることにより、前記第4のレジストパターンの側壁に堆積された前記第2の酸化シリコン膜から形成される酸化シリコン側壁部を形成するステップと
    を含み、前記酸化シリコン側壁部が、前記第1のマスク層の前記第2のレジストパターンの上方に形成されてなる第2のマスク層を形成する第2のマスク層形成工程;
    前記第2のマスク層の前記酸化シリコン側壁部を用いて前記第1のマスク層の前記第1の酸化シリコン膜と前記第2のレジストパターンとをエッチングすることにより前記酸化シリコン側壁部により定まる第1の開口を形成するステップと、
    前記第1のマスク層に残る、前記第2のレジストパターンの側壁に堆積された前記第1の酸化シリコン膜の側面により定まる第2の開口を形成するステップと
    を含む、第3のマスク層を形成する第3のマスク層形成工程;並びに
    前記第3のマスク層の前記第1の開口と前記第2の開口とを通して前記マスク膜をエッチングすることにより、前記対象層のエッチングに使用される前記エッチングマスクを形成するエッチングマスク形成工程;
    を含むエッチングマスク形成方法。
  2. 前記第1のマスク層形成工程が、前記マスク膜上に第2の反射防止膜を形成するステップを更に含み、
    前記第1のレジストパターンが前記第2の反射防止膜上に形成される、請求項1に記載のエッチングマスク形成方法。
  3. 前記マスク膜が窒化チタンまたはシリコンで形成される、請求項1または2に記載のエッチングマスク形成方法。
  4. エッチングの対象となる対象層上に、請求項1から3のいずれか一項に記載のエッチングマスク形成方法により形成されたエッチングマスクを利用して、前記対象層をエッチングするエッチング方法。
  5. 請求項4に記載のエッチング方法を含む、半導体デバイスの製造方法。
JP2008115498A 2008-04-25 2008-04-25 エッチングマスク形成方法、エッチング方法、および半導体デバイスの製造方法 Expired - Fee Related JP4550126B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008115498A JP4550126B2 (ja) 2008-04-25 2008-04-25 エッチングマスク形成方法、エッチング方法、および半導体デバイスの製造方法
US12/407,244 US8173357B2 (en) 2008-04-25 2009-03-19 Method of forming etching mask, etching method using the etching mask, and method of fabricating semiconductor device including the etching method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008115498A JP4550126B2 (ja) 2008-04-25 2008-04-25 エッチングマスク形成方法、エッチング方法、および半導体デバイスの製造方法

Publications (2)

Publication Number Publication Date
JP2009267112A JP2009267112A (ja) 2009-11-12
JP4550126B2 true JP4550126B2 (ja) 2010-09-22

Family

ID=41215335

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008115498A Expired - Fee Related JP4550126B2 (ja) 2008-04-25 2008-04-25 エッチングマスク形成方法、エッチング方法、および半導体デバイスの製造方法

Country Status (2)

Country Link
US (1) US8173357B2 (ja)
JP (1) JP4550126B2 (ja)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100995829B1 (ko) * 2008-09-16 2010-11-23 주식회사 동부하이텍 반도체 소자 및 그의 제조방법
TWI612700B (zh) 2010-07-28 2018-01-21 應用材料股份有限公司 用於磁性媒材圖案化之阻劑強化
JP5638413B2 (ja) * 2011-02-08 2014-12-10 東京エレクトロン株式会社 マスクパターンの形成方法
JP5738786B2 (ja) 2012-02-22 2015-06-24 株式会社東芝 半導体装置および半導体装置の製造方法
US8735296B2 (en) * 2012-07-18 2014-05-27 International Business Machines Corporation Method of simultaneously forming multiple structures having different critical dimensions using sidewall transfer
US9252183B2 (en) 2013-01-16 2016-02-02 Canon Kabushiki Kaisha Solid state image pickup apparatus and method for manufacturing the same
JP6161295B2 (ja) * 2013-01-16 2017-07-12 キヤノン株式会社 固体撮像装置及びその製造方法
US9761436B2 (en) 2014-06-30 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
US9245763B2 (en) * 2014-03-13 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
KR102323660B1 (ko) * 2015-10-13 2021-11-08 삼성전자주식회사 반도체 소자 제조 방법
EP3614206B1 (en) 2017-04-21 2024-03-13 FUJIFILM Corporation Photosensitive composition for euv light, pattern forming method, and method for producing electronic device
US10361112B2 (en) * 2017-06-29 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. High aspect ratio gap fill
EP3731016A4 (en) 2017-12-22 2021-02-24 FUJIFILM Corporation COMPOSITION OF RESIN SENSITIVE TO ACTIVE LIGHT OR SENSITIVE TO RADIATION, RESERVE FILM, PATTERN FORMATION PROCESS, MASK FORMING INCLUDING RESERVE FILM, PHOTOMASK MANUFACTURING PROCESS AND ELECTRONIC DEVICE MANUFACTURING METHOD
JP7145205B2 (ja) 2018-03-30 2022-09-30 富士フイルム株式会社 Euv光用ネガ型感光性組成物、パターン形成方法、電子デバイスの製造方法
JPWO2019203140A1 (ja) 2018-04-20 2021-04-22 富士フイルム株式会社 Euv光用感光性組成物、パターン形成方法、電子デバイスの製造方法
US10699943B2 (en) * 2018-04-30 2020-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contacts in a semiconductor device
EP3885378A4 (en) 2018-11-22 2022-01-19 FUJIFILM Corporation ACTINIC RAY OR RADIATION SENSITIVE RESIN COMPOSITION, RESIST FILM, PATTERN FORMING METHOD AND PRODUCTION METHOD FOR ELECTRONIC DEVICE
JP7221308B2 (ja) 2019-01-28 2023-02-13 富士フイルム株式会社 感活性光線性又は感放射線性樹脂組成物、レジスト膜、パターン形成方法、電子デバイスの製造方法
JP7232847B2 (ja) 2019-01-28 2023-03-03 富士フイルム株式会社 感活性光線性又は感放射線性樹脂組成物、レジスト膜、パターン形成方法、電子デバイスの製造方法
CN113168098B (zh) 2019-01-28 2024-03-29 富士胶片株式会社 感光化射线性或感辐射线性树脂组合物、抗蚀剂膜、图案形成方法及电子器件的制造方法
JPWO2020203073A1 (ja) 2019-03-29 2020-10-08
TWI836094B (zh) 2019-06-21 2024-03-21 日商富士軟片股份有限公司 感光化射線性或感放射線性樹脂組合物、光阻膜、圖案形成方法、電子裝置之製造方法
CN113767333B (zh) 2019-06-25 2024-05-24 富士胶片株式会社 感放射线性树脂组合物的制造方法
CN114072379B (zh) 2019-06-28 2024-01-26 富士胶片株式会社 感光化射线性或感放射线性树脂组合物的制造方法、图案形成方法及电子器件的制造方法
KR102661154B1 (ko) 2019-06-28 2024-04-26 후지필름 가부시키가이샤 감활성광선성 또는 감방사선성 수지 조성물, 패턴 형성 방법, 레지스트막, 전자 디바이스의 제조 방법
KR20220035184A (ko) 2019-08-26 2022-03-21 후지필름 가부시키가이샤 감활성광선성 또는 감방사선성 수지 조성물, 패턴 형성 방법, 레지스트막, 전자 디바이스의 제조 방법
KR20220038720A (ko) 2019-08-28 2022-03-29 후지필름 가부시키가이샤 감활성광선성 또는 감방사선성 수지 조성물, 레지스트막, 패턴 형성 방법, 전자 디바이스의 제조 방법, 화합물, 수지
JP7379536B2 (ja) 2019-12-27 2023-11-14 富士フイルム株式会社 感活性光線性又は感放射線性樹脂組成物、感活性光線性又は感放射線性膜、パターン形成方法、及び電子デバイスの製造方法
IL295048A (en) 2020-01-31 2022-09-01 Fujifilm Corp Positive tone resistant composition, resistant layer, method of creating a pattern and method of manufacturing an electronic device
EP4129975A4 (en) 2020-03-30 2023-12-13 FUJIFILM Corporation ACTINIC RAY-SENSITIVE OR RADIATION-SENSITIVE RESIN COMPOSITION, PATTERN FORMATION METHOD, RESIST FILM, AND PRODUCTION METHOD FOR ELECTRONIC DEVICE
JP7343694B2 (ja) 2020-03-31 2023-09-12 富士フイルム株式会社 レジスト組成物の製造方法、パターン形成方法
EP4159716A4 (en) 2020-05-29 2023-12-06 FUJIFILM Corporation ACTINIC RAY-SENSITIVE OR RADIATION-SENSITIVE RESIN COMPOSITION, PATTERN FORMATION METHOD, RESIST FILM, ELECTRONIC DEVICE MANUFACTURING METHOD, COMPOUND AND COMPOUND PRODUCTION METHOD
JPWO2022158338A1 (ja) 2021-01-22 2022-07-28
WO2022158326A1 (ja) 2021-01-22 2022-07-28 富士フイルム株式会社 感活性光線性又は感放射線性樹脂組成物、感活性光線性又は感放射線性膜、パターン形成方法、及び電子デバイスの製造方法
JPWO2023286736A1 (ja) 2021-07-14 2023-01-19
CN117836721A (zh) 2021-08-25 2024-04-05 富士胶片株式会社 药液、图案形成方法
WO2023054004A1 (ja) 2021-09-29 2023-04-06 富士フイルム株式会社 感活性光線性又は感放射線性樹脂組成物、レジストパターンの製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326562A (ja) * 1994-06-01 1995-12-12 Ryoden Semiconductor Syst Eng Kk 微細パターンの形成方法
JP2004080033A (ja) * 2002-08-09 2004-03-11 Samsung Electronics Co Ltd シリコン酸化膜を利用した微細パターン形成方法
JP2006041486A (ja) * 2004-07-29 2006-02-09 Hynix Semiconductor Inc 非結晶性炭素膜を犠牲ハードマスクとして用いる半導体素子の製造方法
JP2007027742A (ja) * 2005-07-14 2007-02-01 Asml Netherlands Bv 基板、リソグラフィ多重露光法、機械読み取り可能媒体
JP2008091925A (ja) * 2006-10-02 2008-04-17 Samsung Electronics Co Ltd セルフアラインダブルパターニング法を使用したパッドパターンの形成方法、それによって形成されたパッドパターンレイアウト、及びセルフアラインダブルパターニング法を使用したコンタクトホールの形成方法
JP2009543378A (ja) * 2006-07-10 2009-12-03 マイクロン テクノロジー, インク. 半導体デバイス製造中の交互に行うスペーサ堆積を用いたピッチ縮小技術およびそれを含むシステム

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI327257B (en) * 2006-03-03 2010-07-11 Chi Mei Optoelectronics Corp Exposing method for manufacturing flat panel display
KR100876808B1 (ko) 2006-07-10 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR100822622B1 (ko) 2007-04-20 2008-04-16 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR100871967B1 (ko) * 2007-06-05 2008-12-08 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR100912990B1 (ko) * 2007-10-26 2009-08-20 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326562A (ja) * 1994-06-01 1995-12-12 Ryoden Semiconductor Syst Eng Kk 微細パターンの形成方法
JP2004080033A (ja) * 2002-08-09 2004-03-11 Samsung Electronics Co Ltd シリコン酸化膜を利用した微細パターン形成方法
JP2006041486A (ja) * 2004-07-29 2006-02-09 Hynix Semiconductor Inc 非結晶性炭素膜を犠牲ハードマスクとして用いる半導体素子の製造方法
JP2007027742A (ja) * 2005-07-14 2007-02-01 Asml Netherlands Bv 基板、リソグラフィ多重露光法、機械読み取り可能媒体
JP2009543378A (ja) * 2006-07-10 2009-12-03 マイクロン テクノロジー, インク. 半導体デバイス製造中の交互に行うスペーサ堆積を用いたピッチ縮小技術およびそれを含むシステム
JP2008091925A (ja) * 2006-10-02 2008-04-17 Samsung Electronics Co Ltd セルフアラインダブルパターニング法を使用したパッドパターンの形成方法、それによって形成されたパッドパターンレイアウト、及びセルフアラインダブルパターニング法を使用したコンタクトホールの形成方法

Also Published As

Publication number Publication date
US20090269682A1 (en) 2009-10-29
US8173357B2 (en) 2012-05-08
JP2009267112A (ja) 2009-11-12

Similar Documents

Publication Publication Date Title
JP4550126B2 (ja) エッチングマスク形成方法、エッチング方法、および半導体デバイスの製造方法
US9911646B2 (en) Self-aligned double spacer patterning process
TWI698929B (zh) 半導體裝置的圖案化方法
US9831117B2 (en) Self-aligned double spacer patterning process
US10049878B2 (en) Self-aligned patterning process
US9892933B2 (en) Lithography using multilayer spacer for reduced spacer footing
JP5638413B2 (ja) マスクパターンの形成方法
JP3757213B2 (ja) 半導体装置の製造方法
TW202011455A (zh) 半導體結構的製作方法
US20080194109A1 (en) Method of fabricating a semiconductor device
US20080057688A1 (en) Method of forming bit line of semiconductor memory device
US8071487B2 (en) Patterning method using stacked structure
US9412612B2 (en) Method of forming semiconductor device
US9257279B2 (en) Mask treatment for double patterning design
JP2009094379A (ja) 半導体装置の製造方法
TWI443758B (zh) 形成閘極導體結構的方法
KR101064525B1 (ko) 에칭 마스크 형성 방법, 에칭 방법 및, 이 에칭 방법을 포함하는 반도체 디바이스의 제조 방법
CN100527367C (zh) 堆栈结构以及以此堆栈结构图案化的方法
US11205572B2 (en) Semiconductor device and fabrication method thereof
JP2009065093A (ja) 半導体装置の製造方法
US20050142872A1 (en) Method of forming fine pattern for semiconductor device
KR101103809B1 (ko) 반도체 소자의 제조 방법
KR20070006058A (ko) 반도체소자의 게이트 하드마스크 제거 방법
JP2008016852A (ja) フラッシュメモリ素子の製造方法
US20090269935A1 (en) Method of Forming Pattern of Semiconductor Device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100309

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100421

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100608

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100707

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4550126

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130716

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees