JP5738786B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP5738786B2
JP5738786B2 JP2012036187A JP2012036187A JP5738786B2 JP 5738786 B2 JP5738786 B2 JP 5738786B2 JP 2012036187 A JP2012036187 A JP 2012036187A JP 2012036187 A JP2012036187 A JP 2012036187A JP 5738786 B2 JP5738786 B2 JP 5738786B2
Authority
JP
Japan
Prior art keywords
pattern
wiring
sidewall
layer
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012036187A
Other languages
English (en)
Other versions
JP2013172070A (ja
Inventor
隆希 橋本
隆希 橋本
康伸 甲斐
康伸 甲斐
小谷　敏也
敏也 小谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012036187A priority Critical patent/JP5738786B2/ja
Priority to US13/614,217 priority patent/US8865589B2/en
Publication of JP2013172070A publication Critical patent/JP2013172070A/ja
Priority to US14/497,468 priority patent/US20150008584A1/en
Application granted granted Critical
Publication of JP5738786B2 publication Critical patent/JP5738786B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/947—Subphotolithographic processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明の実施形態は半導体装置および半導体装置の製造方法に関する。
配線のライン＆スペースが微小化されるに従って、その配線のコンタクトの配列ピッチも小さくなるため、そのコンタクトのレイアウトが困難になっている。そのコンタクトのレイアウトを実現するために、コンタクトをずらして配置すると、コンタクトをずらした分だけチップサイズの増大を招いていた。
特開２００７−２８１４２８号公報
本発明の一つの実施形態の目的は、チップサイズの増大を抑制しつつ、波長λ、投影光学系の開口数ＮＡの露光装置を用いて、ピッチＰ＜０．２５＊λ／ＮＡの配線の１本１本に接続するコンタクトを形成することである。
実施形態の半導体装置によれば、複数の配線と、複数の第１コンタクトと、複数の第２コンタクトとが設けられている。複数の配線は、所定のピッチで並列に配置されている。複数の第１コンタクトは、前記配線のうちの奇数番目の配線にそれぞれ接続され、前記配線の配線方向に対する直交方向に並列に配置されている。複数の第２コンタクトは、前記配線のうちの偶数番目の配線にそれぞれ接続され、前記第１コンタクトに対して前記配線の配線方向にずらされるようして前記配線の配線方向の直交方向に並列に配置されている。ここで、前記第１コンタクトは、前記第２コンタクトに対して前記配線のピッチ分だけ前記配線の配線方向に対する直交方向にずらされている。また、前記第１コンタクトおよび前記第２コンタクトの幅は前記配線の幅以下である。
図１は、第１実施形態に係る半導体装置のコンタクト領域の概略構成を示す平面図である。 図２（ａ）〜図２（ｅ）は、第２実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図である。 図３（ａ）は、第３実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図、図３（ｂ）は、図３（ａ）のＡ−Ａ線で切断した断面図である。 図４（ａ）は、第３実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図、図４（ｂ）は、図４（ａ）のＡ−Ａ線で切断した断面図である。 図５（ａ）は、第３実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図、図５（ｂ）は、図５（ａ）のＡ−Ａ線で切断した断面図である。 図６（ａ）は、第３実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図、図６（ｂ）は、図６（ａ）のＡ−Ａ線で切断した断面図である。 図７（ａ）は、第３実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図、図７（ｂ）は、図７（ａ）のＡ−Ａ線で切断した断面図である。 図８（ａ）は、第３実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図、図８（ｂ）は、図８（ａ）のＡ−Ａ線で切断した断面図である。 図９（ａ）は、第３実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図、図９（ｂ）は、図９（ａ）のＡ−Ａ線で切断した断面図である。 図１０（ａ）は、第３実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図、図１０（ｂ）は、図１０（ａ）のＡ−Ａ線で切断した断面図である。 図１１（ａ）は、第３実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図、図１１（ｂ）は、図１１（ａ）のＡ−Ａ線で切断した断面図である。 図１２（ａ）は、第３実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図、図１２（ｂ）は、図１２（ａ）のＡ−Ａ線で切断した断面図である。 図１３（ａ）は、第３実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図、図１３（ｂ）は、図１３（ａ）のＡ−Ａ線で切断した断面図である。 図１４（ａ）は、第３実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図、図１４（ｂ）は、コンタクトホールを垂直加工した時の図１４（ａ）のＡ−Ａ線で切断した断面図、図１４（ｃ）は、コンタクトホールをテーパ加工した時の図１４（ａ）のＡ−Ａ線で切断した断面図である。 図１５（ａ）は、第４実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図、図１５（ｂ）は、図１５（ａ）のＡ−Ａ線で切断した断面図である。 図１６（ａ）は、第４実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図、図１６（ｂ）は、図１６（ａ）のＡ−Ａ線で切断した断面図、図１６（ｃ）は、図１６（ｂ）のコンタクト上に上層配線を形成した構成を示す断面図である。 図１７（ａ）〜図１７（ｆ）は、第５実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図である。 図１８（ａ）〜図１８（ｆ）は、第６実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図である。 図１９（ａ）〜図１９（ｄ）は、第７実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図である。 図２０（ａ）〜図２０（ｄ）は、第７実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図である。
以下、実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１実施形態）
図１は、第１実施形態に係る半導体装置のコンタクト領域の概略構成を示す平面図である。なお、この半導体装置では、ＮＡＮＤフラッシュメモリを例にとった。
図１において、ビット線ＢＬ１〜ＢＬ８がその配線方向に対する直交方向に配線ピッチＰＨで並列に配置されている。なお、ビット線ＢＬ１〜ＢＬ８の配線ピッチＰＨは、半導体集積回路におけるライン＆スペースの最小ピッチに対応させることができる。また、各ビット線ＢＬ１〜ＢＬ８の幅ＨＰは、半導体集積回路における最小ピッチの１／２に対応させることができる。
ここで、ビット線ＢＬ１〜ＢＬ８には、コンタクト領域ＣＲが設けられ、コンタクト領域ＣＲには、ビットコンタクトＣＢ、ＣＢ´が形成されている。ビットコンタクトＣＢ´は、ビット線ＢＬ１〜ＢＬ８のうちの奇数番目のビット線に接続され、ビットコンタクトＣＢは、ビット線ＢＬ１〜ＢＬ８のうちの偶数番目のビット線に接続されている。また、ビットコンタクトＣＢ´は、ビット線ＢＬ１〜ＢＬ８の配線方向に対する直交方向に配列に配置され、ビットコンタクトＣＢは、ビットコンタクトＣＢ´に対してビット線ＢＬ１〜ＢＬ８の配線方向にずらされるようにしてビット線ＢＬ１〜ＢＬ８の配線方向に対する直交方向に配列に配置されている。ここで、ビットコンタクトＣＢは、ビットコンタクトＣＢ´に対して配線ピッチＰＨ分だけビット線ＢＬ１〜ＢＬ８の配線方向に対する直交方向にずらされている。すなわち、ビット線ＢＬ１〜ＢＬ８の配線方向に対する直交方向におけるビットコンタクトＣＢ、ＣＢ´間の間隔ＤＡは、配線ピッチＰＨと等しくなっている。この時、ビットコンタクトＣＢ、ＣＢ´間の間隔ＤＡの精度は、配線ピッチＰＨの精度と等しくなっている。
また、ビット線ＢＬ１〜ＢＬ８の配線方向に対する直交方向にワード線ＷＬ１、ＷＬ２、ＷＬ１´、ＷＬ２´およびセレクトゲート線ＳＧＤ、ＳＧＤ´が並列に配置されている。ここで、セレクトゲート線ＳＧＤ、ＳＧＤ´間にはコンタクト領域ＣＲが配置されている。そして、ワード線ＷＬ１、ＷＬ２はセレクトゲート線ＳＧＤ側に配置され、ワード線ＷＬ１´、ＷＬ２´はセレクトゲート線ＳＧＤ´側に配置されている。
なお、ビットコンタクトＣＢ、ＣＢ´の下端は、トレンチにて分離されたアクティブエリアにおいて、セレクトゲート線ＳＧＤ、ＳＧＤ´間に形成された高濃度不純物拡散層に接続することができる。
ここで、ビット線ＢＬ１〜ＢＬ８のうちの奇数番目のビット線にビットコンタクトＣＢ´を接続し、ビット線ＢＬ１〜ＢＬ８のうちの偶数番目のビット線にビットコンタクトＣＢを接続し、ビットコンタクトＣＢ´に対してビットコンタクトＣＢをビット線ＢＬ１〜ＢＬ８の配線方向にずらして配置することにより、ビット線ＢＬ１〜ＢＬ８の配線ピッチＰＨが光リソグラフィによる最小ピッチに対応している場合においても、コンタクト領域ＣＲの幅ＤＹの増大を抑制しつつ、ビットコンタクトＣＢ、ＣＢ´間のショートを防止することができる。
（第２実施形態）
図２（ａ）〜図２（ｅ）は、第２実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図である。
図２（ａ）において、レチクル７にはマスクパターン１が形成されている。このマスクパターン１は、配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけ途中でずらされるようにして、配線方向ＤＨに対する直交方向に並列にライン状に複数形成されている。なお、配線ピッチＰＨは、半導体集積回路におけるライン＆スペースの最小ピッチに対応させることができる。この時、マスクパターン１の幅は２ＰＨに設定することができる。また、マスクパターン１間の間隔は２ＰＨに設定することができる。
そして、図２（ｂ）に示すように、ＡｒＦ液浸露光などの方法を用いることにより、マスクパターン１が転写された芯材パターン２を被加工層８上に形成する。なお、芯材パターン２の材料は、レジスト材を用いるようにしてもよいし、ＢＳＧ膜やシリコン窒化膜などのハードマスク材を用いるようにしてもよい。被加工層８は半導体基板であってもよいし、半導体基板上に形成された絶縁層などであってもよく、特に限定されない。
次に、図２（ｃ）に示すように、等方性エッチングなどの方法により芯材パターン２をスリミングし、芯材パターン２の線幅を細くする。そして、例えば、ＣＶＤなどの方法により、芯材パターン２の側壁を含む被加工層８上の全面に芯材パターン２に対する選択比が高い側壁材を堆積する。なお、芯材パターン２に対する選択比が高い側壁材としては、例えば、芯材パターン２がＢＳＧ膜からなる場合、シリコン窒化膜を用いることができる。そして、側壁材の異方性エッチングを行い、側壁材を芯材パターン２の側壁に残したまま被加工層８を露出させることで、芯材パターン２の側壁に側壁パターン３を形成する。この時、側壁パターン３は、配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけ途中でずらされる。
次に、図２（ｄ）に示すように、側壁パターン３を被加工層８上に残したまま、芯材パターン２を被加工層８上から除去する。次に、フォトリソグラフィ技術およびエッチング技術を用いることにより、側壁パターン３間のスペースの一部を覆うマスクパターン４を被加工層８上に形成し、側壁パターン３およびマスクパターン４にて囲まれた開口部Ｈ１１、Ｈ１１´を形成する。この時、開口部Ｈ１１、Ｈ１１´は、配線方向ＤＨに対する直交方向に２行に渡って配置することができる。また、１行目の開口部Ｈ１１´は、２行目の開口部Ｈ１１に対して配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけずらされる。なお、マスクパターン４の材料は、レジスト材を用いるようにしてもよいし、ＢＳＧ膜やシリコン窒化膜などのハードマスク材を用いるようにしてもよい。
そして、開口部Ｈ１１、Ｈ１１´を介して被加工層８をエッチングすることにより、開口部Ｈ１１、Ｈ１１´が転写された開口部５、５´を被加工層８に形成する。この時、開口部５、５´は、配線方向ＤＨに対する直交方向に２行に渡って配置することができる。また、１行目の開口部５´は、２行目の開口部５に対して配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけずらされる。
そして、図２（ｅ）に示すように、開口部５、５´が形成された被加工層８上から側壁パターン３およびマスクパターン４を除去する。そして、配線方向ＤＨに対する直交方向に配線ピッチＰＨで並列に配列された配線を配線方向ＤＨに沿って開口部５、５´上に形成することができる。この配線の幅は、配線ピッチＰＨの１／２に設定することができる。
ここで、側壁パターン３で仕切られた領域に開口部５、５´を形成することにより、リソグラフィの解像限界以下に配線ピッチＰＨが設定されている場合においても、開口部５、５´を２行に渡って配置することで、配線にコンタクトをとることができる。
（第３実施形態）
図３（ａ）〜図１４（ａ）は、第３実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図、図３（ｂ）〜図１３（ｂ）は、図３（ａ）〜図１３（ａ）のＡ−Ａ線でそれぞれ切断した断面図、図１４（ｂ）は、コンタクトホールを垂直加工した時の図１４（ａ）のＡ−Ａ線で切断した断面図、図１４（ｃ）は、コンタクトホールをテーパ加工した時の図１４（ａ）のＡ−Ａ線で切断した断面図である。
図３（ａ）および図３（ｂ）において、下地層１１上には層間絶縁膜１２が形成され、層間絶縁膜１２には下層配線１３が埋め込まれている。なお、下地層１１は半導体基板であってもよいし、半導体基板上に形成された絶縁層などであってもよく、特に限定されない。下層配線１３上には層間絶縁膜１４が形成され、層間絶縁膜１４上にはマスク層１５、１６および芯材層１７が順次積層されている。また、下層配線１３は、ＮＡＮＤフラッシュメモリにおけるトレンチにて分離されたアクティブエリアであてもよい。
そして、ＡｒＦ液浸露光などの方法を用いることにより、マスクパターン１８を芯材層１７上に形成する。このマスクパターン１８は、配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけ途中でずらされるようにして、配線方向ＤＨに対する直交方向に並列にライン状に複数形成される。なお、マスクパターン１８の材料は、レジスト材を用いることができる。
次に、図４（ａ）および図４（ｂ）に示すように、マスクパターン１８をマスクとして芯材層１７をエッチングすることにより、マスクパターン１８が転写された芯材パターン１９をマスク層１６上に形成する。芯材パターン１９の材料は、ＢＳＧ膜やシリコン窒化膜などのハードマスク材を用いることができる。
次に、図５（ａ）および図５（ｂ）に示すように、等方性エッチングなどの方法により芯材パターン１９をスリミングし、芯材パターン１９の線幅を細くする。
次に、図６（ａ）および図６（ｂ）に示すように、例えば、ＣＶＤなどの方法により、芯材パターン１９の側壁を含むマスク層１６上の全面に芯材パターン１９に対する選択比が高い側壁材２０を堆積する。なお、芯材パターン１９に対する選択比が高い側壁材２０としては、例えば、芯材パターン１９がＢＳＧ膜からなる場合、シリコン窒化膜を用いることができる。
次に、図７（ａ）および図７（ｂ）に示すように、側壁材２０の異方性エッチングを行い、側壁材２０を芯材パターン１９の側壁に残したままマスク層１６を露出させることで、芯材パターン１９の側壁に側壁パターン２１を形成する。この時、側壁パターン２１は、配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけ途中でずらされる。
次に、図８（ａ）および図８（ｂ）に示すように、側壁パターン２１をマスク層１６上に残したまま、芯材パターン１９をマスク層１６上から除去する。
次に、図９（ａ）および図９（ｂ）に示すように、側壁パターン２１をマスクとしてマスク層１６をエッチングすることにより、側壁パターン２１をマスク層１６に転写する。なお、マスク層１６の材料は、側壁パターン２１に対する選択比が低い材料を用いることができる。例えば、側壁パターン２１がシリコン窒化膜からなる場合、マスク層１６はＢＳＧ膜を用いることができる。
次に、図１０（ａ）および図１０（ｂ）に示すように、側壁パターン２１が転写されたマスク層１６が埋め込まれるようにマスク層２２をマスク層１５上に形成する。さらに、マスク層２２上にマスク層２３を形成する。なお、マスク層１５の材料は、マスク層１６およびマスク層２２に対する選択比が低い材料を用いることができる。また、マスク層２２の材料は、マスク層１６に対する選択比が低い材料を用いることができる。例えば、マスク層１６がＢＳＧ膜からなる場合、マスク層２２は多結晶シリコン膜、マスク層１５はシリコン窒化膜を用いることができる。また、マスク層２３の材料は、レジスト材を用いることができる。
次に、図１１（ａ）および図１１（ｂ）に示すように、フォトリソグラフィ技術を用いることにより、側壁パターン２１が転写されたマスク層１６の段差部分と両端部との間の領域が露出されるようにマスク層２３をパターニングする。そして、パターニングされたマスク層２３を介してマスク層２２をエッチングすることにより、マスク層２３から露出されたマスク層１６間のマスク層２２を除去し、パターニングされたマスク層１６、２２で囲まれる開口部Ｈ０、Ｈ０´を形成する。この時、開口部Ｈ０´は配線方向ＤＨに対する直交方向の１行目に並列して配置し、開口部Ｈ０は配線方向ＤＨに対する直交方向の２行目に並列して配置することができる。また、１行目の開口部Ｈ０´は、２行目の開口部Ｈ０に対して配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけずらされる。
次に、図１２（ａ）および図１２（ｂ）に示すように、マスク層２３を除去した後、マスク層１６、２２で囲まれる開口部Ｈ０、Ｈ０´を介してマスク層１５をエッチングすることにより、開口部Ｈ０、Ｈ０´をマスク層１５に転写し、開口部Ｈ１、Ｈ１´をマスク層１５に形成する。
次に、図１３（ａ）および図１３（ｂ）に示すように、開口部Ｈ１、Ｈ１´が形成されたマスク層１５上からマスク層１６、２２を除去する。
次に、図１４（ａ）および図１４（ｂ）に示すように、マスク層１５に形成された開口部Ｈ１、Ｈ１´を介して層間絶縁膜１４をエッチングすることにより、開口部Ｈ１、Ｈ１´を層間絶縁膜１４に転写し、開口部Ｈ２、Ｈ２´を層間絶縁膜１４に形成する。この時、開口部Ｈ２、Ｈ２´を介して下層配線１３の表面が露出される。なお、層間絶縁膜１４の材料は、マスク層１５に対する選択比が低い材料を用いることができる。例えば、マスク層１５がシリコン窒化膜からなる場合、層間絶縁膜１４はシリコン酸化膜を用いることができる。
なお、開口部Ｈ１、Ｈ１´を介して層間絶縁膜１４をエッチングする時に、層間絶縁膜１４のテーパー加工を行うことにより、図１４（ｃ）に示すように、開口部Ｈ２、Ｈ２´の底部を細くするようにしてもよい。この時、開口部Ｈ２、Ｈ２´の底部の幅が下層配線１３の幅に等しくなるようにすることができる。
（第４実施形態）
図１５（ａ）および図１６（ａ）は、第４実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図、図１５（ｂ）および図１６（ｂ）は、図１５（ａ）および図１６（ａ）のＡ−Ａ線でそれぞれ切断した断面図、図１６（ｃ）は、図１６（ｂ）のコンタクト上に上層配線を形成した構成を示す断面図である。
図１５（ａ）において、図１３（ａ）および図１３（ｂ）の工程後、開口部Ｈ１、Ｈ１´の側壁に側壁パターン２７を形成することにより、側壁パターン２７にて囲まれた開口部Ｈ３、Ｈ３´を形成する。
次に、図１６（ａ）および図１６（ｂ）に示すように、側壁パターン２７にて囲まれたた開口部Ｈ３、Ｈ３´を介して層間絶縁膜１４をエッチングすることにより、開口部Ｈ３、Ｈ３´を層間絶縁膜１４に転写し、開口部Ｈ４、Ｈ４´を層間絶縁膜１４に形成する。この時、開口部Ｈ４、Ｈ４´の幅が下層配線１３の幅に等しくなるようにすることができる。
次に、図１６（ｃ）に示すように、開口部Ｈ４、Ｈ４´にコンタクト材２４を埋め込んだ後、層間絶縁膜１４上に層間絶縁膜２５を形成する。なお、コンタクト材２４としては、例えば、ＡｌやＣｕなどの導電体を用いることができる。そして、コンタクト材２４を介して下層配線１３に接続された上層配線２６を層間絶縁膜２５に埋め込む。
なお、上述した実施形態では、開口部Ｈ４、Ｈ４´を形成するために、開口部Ｈ１、Ｈ１´の側壁に側壁パターン２７を形成する方法について説明したが、加工条件を調整することにより、開口部Ｈ１、Ｈ１´よりも幅の小さな開口部Ｈ４、Ｈ４´を形成するようにしてもよい。
（第５実施形態）
図１７（ａ）〜図１７（ｆ）は、第５実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図である。
図１７（ａ）において、ＡｒＦ液浸露光などの方法を用いることにより、芯材パターン３２を被加工層３８上に形成する。ここで、芯材パターン３２は、配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけ３段階に渡って折り返されるようにずらされるようにして、配線方向ＤＨに対する直交方向に並列にライン状に複数形成されている。なお、配線ピッチＰＨは、半導体集積回路におけるライン＆スペースの最小ピッチに対応させることができる。この時、芯材パターン３２の幅は２ＰＨに設定することができる。また、芯材パターン３２間の間隔は２ＰＨに設定することができる。なお、芯材パターン３２の材料は、レジスト材を用いるようにしてもよいし、ＢＳＧ膜やシリコン窒化膜などのハードマスク材を用いるようにしてもよい。被加工層３８は半導体基板であってもよいし、半導体基板上に形成された絶縁層などであってもよく、特に限定されない。
次に、図１７（ｂ）に示すように、等方性エッチングなどの方法により芯材パターン３２をスリミングし、芯材パターン３２の線幅を細くする。そして、芯材パターン３２の側壁に側壁パターン３３を形成する。この時、側壁パターン３３は、配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけ途中でずらされる。
次に、図１７（ｃ）に示すように、側壁パターン３３を被加工層３８上に残したまま、芯材パターン３２を被加工層３８上から除去する。
次に、図１７（ｄ）に示すように、例えば、ＣＶＤなどの方法により、側壁パターン３３の側壁を含む被加工層３８上の全面に側壁材を堆積する。そして、側壁材の異方性エッチングを行い、側壁材を側壁パターン３３の側壁に残したまま被加工層３８を露出させることで、側壁パターン３３の側壁に側壁パターン３４を形成する。この時、側壁パターン３４は、配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけ途中でずらされる。そして、スペースを隔てて対向する側壁パターン３４において、その段差部分で互いに接触させることにより、側壁パターン３４にて囲まれた開口部Ｈ１２、Ｈ１２´を形成する。この時、開口部Ｈ１２、Ｈ１２´は、配線方向ＤＨに対する直交方向に２行に渡って配置することができる。また、１行目の開口部Ｈ１２´は、２行目の開口部Ｈ１２に対して配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけずらされる。なお、側壁パターン３４の材料は側壁パターン３３の材料と同一であってもよいし、異なっていてもよい。
次に、図１７（ｅ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いることにより、側壁パターン３４の両端部のスペースを覆うマスクパターン３５を被加工層３８上に形成する。なお、マスクパターン３５の材料は、レジスト材を用いるようにしてもよいし、ＢＳＧ膜やシリコン窒化膜などのハードマスク材を用いるようにしてもよい。
そして、開口部Ｈ１２、Ｈ１２´を介して被加工層３８をエッチングすることにより、開口部Ｈ１２、Ｈ１２´が転写された開口部３６、３６´を被加工層３８に形成する。この時、開口部３６、３６´は、配線方向ＤＨに対する直交方向に２行に渡って配置することができる。また、１行目の開口部３６´は、２行目の開口部３６に対して配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけずらされる。
そして、図１７（ｆ）に示すように、開口部３６、３６´が形成された被加工層３８上から側壁パターン３３、３４およびマスクパターン３５を除去する。そして、配線方向ＤＨに対する直交方向に配線ピッチＰＨで並列に配列された配線を配線方向ＤＨに沿って開口部３６、３６´上に形成することができる。この配線の幅は、配線ピッチＰＨの１／２に設定することができる。
ここで、側壁パターン３３、３４で仕切られた開口部Ｈ１２、Ｈ１２´を形成することにより、フォトリソグラフィの位置合わせ精度に依存することなく、開口部３６、３６´のレイアウトを設定することができる。このため、リソグラフィの解像限界以下に配線ピッチＰＨが設定されている場合においても、コンタクト領域の面積の増大を抑制しつつ、配線にコンタクトをとることができる。
（第６実施形態）
図１８（ａ）〜図１８（ｆ）は、第６実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図である。
図１８（ａ）において、ＡｒＦ液浸露光などの方法を用いることにより、芯材パターン４２を被加工層４８上に形成する。ここで、芯材パターン４２は、配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけ３段階に渡って階段状にずらされるようにして、配線方向ＤＨに対する直交方向に並列にライン状に複数形成されている。なお、配線ピッチＰＨは、半導体集積回路におけるライン＆スペースの最小ピッチに対応させることができる。この時、芯材パターン４２の幅は２ＰＨに設定することができる。また、芯材パターン４２間の間隔は２ＰＨに設定することができる。なお、芯材パターン４２の材料は、レジスト材を用いるようにしてもよいし、ＢＳＧ膜やシリコン窒化膜などのハードマスク材を用いるようにしてもよい。被加工層４８は半導体基板であってもよいし、半導体基板上に形成された絶縁層などであってもよく、特に限定されない。
次に、図１８（ｂ）に示すように、等方性エッチングなどの方法により芯材パターン４２をスリミングし、芯材パターン４２の線幅を細くする。そして、芯材パターン４２の側壁に側壁パターン４３を形成する。この時、側壁パターン４３は、配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけ途中でずらされる。
次に、図１８（ｃ）に示すように、側壁パターン４３を被加工層４８上に残したまま、芯材パターン４２を被加工層４８上から除去する。
次に、図１８（ｄ）に示すように、側壁パターン４３の側壁に側壁パターン４４を形成する。この時、側壁パターン４４は、配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけ途中でずらされる。そして、スペースを隔てて対向する側壁パターン４４において、その段差部分で互いに接触させることにより、側壁パターン４４にて囲まれた開口部Ｈ１３、Ｈ１３´を形成する。この時、開口部Ｈ１３、Ｈ１３´は、配線方向ＤＨに対する直交方向に２行に渡って配置することができる。また、１行目の開口部Ｈ１３´は、２行目の開口部Ｈ１３に対して配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけずらされる。なお、側壁パターン４４の材料は側壁パターン４３の材料と同一であってもよいし、異なっていてもよい。
次に、図１８（ｅ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いることにより、側壁パターン４４の両端部のスペースを覆うマスクパターン４５を被加工層４８上に形成する。なお、マスクパターン４５の材料は、レジスト材を用いるようにしてもよいし、ＢＳＧ膜やシリコン窒化膜などのハードマスク材を用いるようにしてもよい。そして、開口部Ｈ１３、Ｈ１３´を介して被加工層４８をエッチングすることにより、開口部Ｈ１３、Ｈ１３´が転写された開口部４６、４６´を被加工層４８に形成する。
そして、図１８（ｆ）に示すように、開口部４６、４６´が形成された被加工層４８上から側壁パターン４３、４４およびマスクパターン４５を除去する。
ここで、側壁パターン４３、４４で仕切られた開口部Ｈ１３、Ｈ１３´を形成することにより、フォトリソグラフィの位置合わせ精度に依存することなく、開口部４６、４６´のレイアウトを設定することができる。このため、リソグラフィの解像限界以下に配線ピッチＰＨが設定されている場合においても、コンタクト領域の面積の増大を抑制しつつ、配線にコンタクトをとることができる。
（第７実施形態）
図１９（ａ）〜図１９（ｄ）および図２０（ａ）〜図２０（ｄ）は、第７実施形態に係る半導体装置のコンタクト領域の製造方法を示す平面図である。
図１９（ａ）において、レチクル５７にはマスクパターン５１が形成されている。このマスクパターン５１は、配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけ途中でずらされるようにして、配線方向ＤＨに対する直交方向に並列にライン状に複数形成されている。なお、配線ピッチＰＨは、半導体集積回路におけるライン＆スペースの最小ピッチに対応させることができる。この時、マスクパターン５１の幅は４ＰＨに設定することができる。また、マスクパターン５１間の間隔は４ＰＨに設定することができる。
そして、図１９（ｂ）に示すように、ＡｒＦ液浸露光などの方法を用いることにより、マスクパターン５１が転写された芯材パターン５２を被加工層５８上に形成する。なお、芯材パターン５２の材料は、レジスト材を用いるようにしてもよいし、ＢＳＧ膜やシリコン窒化膜などのハードマスク材を用いるようにしてもよい。被加工層５８は半導体基板であってもよいし、半導体基板上に形成された絶縁層などであってもよく、特に限定されない。
次に、図１９（ｃ）に示すように、等方性エッチングなどの方法により芯材パターン５２をスリミングし、芯材パターン５２の線幅を細くする。そして、芯材パターン５２の側壁に側壁パターン５３を形成する。この時、側壁パターン５３は、配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけ途中でずらされる。側壁パターン５３の材料は芯材パターン５２よりも選択比が高い材料を選択することができる。例えば、芯材パターン５２がＢＳＧ膜からなる場合、側壁パターン５３はシリコン窒化膜を用いることができる。
次に、図１９（ｄ）に示すように、側壁パターン５３を被加工層５８上に残したまま、芯材パターン５２を被加工層５８上から除去する。
次に、図２０（ａ）に示すように、側壁パターン５３の側壁に側壁パターン５４を形成する。この時、側壁パターン５４は、配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけ途中でずらされる。側壁パターン５４の材料は側壁パターン５４よりも選択比が高い材料を選択することができる。例えば、側壁パターン５３がシリコン窒化膜からなる場合、側壁パターン５４は多結晶シリコン膜を用いることができる。
次に、図２０（ｂ）に示すように、側壁パターン５４を被加工層５８上に残したまま、側壁パターン５３を被加工層５８上から除去する。
次に、図２０（ｃ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いることにより、側壁パターン５４間のスペースの一部を覆うマスクパターン５５を被加工層５８上に形成し、側壁パターン５４およびマスクパターン５５にて囲まれた開口部Ｈ１４、Ｈ１４´を形成する。この時、開口部Ｈ１４、Ｈ１４´は、配線方向ＤＨに対する直交方向に２行に渡って配置することができる。また、１行目の開口部Ｈ１４´は、２行目の開口部Ｈ１４に対して配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけずらされる。なお、マスクパターン５５の材料は、レジスト材を用いるようにしてもよいし、ＢＳＧ膜やシリコン窒化膜などのハードマスク材を用いるようにしてもよい。
そして、開口部Ｈ１４、Ｈ１４´を介して被加工層５８をエッチングすることにより、開口部Ｈ１４、Ｈ１４´が転写された開口部５６、５６´を被加工層５８に形成する。この時、開口部５６、５６´は、配線方向ＤＨに対する直交方向に２行に渡って配置することができる。また、１行目の開口部５６´は、２行目の開口部５６に対して配線方向ＤＨに対する直交方向に配線ピッチＰＨ分だけずらされる。
そして、図２０（ｄ）に示すように、開口部５６、５６´が形成された被加工層５８上から側壁パターン５４およびマスクパターン５５を除去する。そして、配線方向ＤＨに対する直交方向に配線ピッチＰＨで並列に配列された配線を配線方向ＤＨに沿って開口部５６、５６´上に形成することができる。この配線の幅は、配線ピッチＰＨの１／２に設定することができる。
ここで、側壁パターン５４で仕切られた領域に開口部５６、５６´を形成することにより、リソグラフィの解像限界以下に配線ピッチＰＨが設定されている場合においても、開口部５６、５６´を２行に渡って配置することで、配線にコンタクトをとることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＣＢ、ＣＢ´ ビットコンタクト、５、３６、４６、５６、Ｈ０〜Ｈ４、Ｈ０´〜Ｈ４´、Ｈ１１〜Ｈ１４、Ｈ１１´〜Ｈ１４´ 開口部、ＷＬ１、ＷＬ２、ＷＬ１´、ＷＬ２´ ワード線、ＳＧＤ、ＳＧＤ´ セレクトゲート線、ＢＬ１〜ＢＬ８ ビット線、ＣＲ コンタクト領域、１、４、１８、３５、４５、５１、５５ マスクパターン、２、１９、３２、４２、５２ 芯材パターン、３、２１、３３、３４、４３、４４、５３、５４ 側壁パターン、１１ 下地層、１２、１４、２５ 層間絶縁膜、１３ 下層配線、１５、１６、２２、２３ マスク層、１７ 芯材層、２０ 側壁材、２４ コンタクト材、２６ 上層配線、７ レチクル、８、３８、４８、５８ 被加工層

Claims (5)

  1. 配線方向に対する直交方向に配線ピッチ分づつ３段階に渡ってずらされた複数のライン状の第１のマスクパターンが転写された芯材パターンを被加工層上に形成する工程と、
    前記芯材パターンの両側の側壁に第１の側壁パターンを形成する工程と、
    前記被加工層上に前記第１の側壁パターンを残したまま前記芯材パターンを除去する工程と、
    前記第１の側壁パターン間のスペースを隔てて対向する側壁間において、前記第１の側壁パターンの折れ曲がり部分で接触するようにして、前記第１の側壁パターンの両側の側壁に第２の側壁パターンを形成することにより、前記第２の側壁パターンで囲まれた第１の開口部を形成する工程と、
    前記第１の開口部が露出されるようにして前記第２の側壁パターン間の隙間を覆う第２のマスクパターンを形成する工程と、
    前記第１および前記第２の側壁パターンから露出された前記被加工層を加工することにより、前記被加工層に第２の開口部を形成する工程とを備えることを特徴とする半導体装置の製造方法。
  2. 前記第１のマスクパターンは、前記配線の配線方向に対する直交方向に折り返すようにずらされていることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１のマスクパターンは、前記配線の配線方向に対する直交方向に階段状にずらされていることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 配線方向に対する直交方向に配線ピッチ分だけ途中でずらされた複数のライン状の第１のマスクパターンが転写された芯材パターンを被加工層上に形成する工程と、
    前記芯材パターンの側壁に側壁パターンを形成する工程と、
    前記被加工層上に前記側壁パターンを残したまま前記芯材パターンを除去する工程と、
    前記側壁パターン間のスペースの一部を覆う第２のマスクパターンを前記被加工層上に形成する工程と、
    前記側壁パターンおよび前記第２のマスクパターンから露出された前記被加工層を深さ方向にテーパー状に加工することにより、上部より底部が細くなるように前記被加工層に開口部を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  5. 所定のピッチで並列に配置された複数の配線と、
    前記配線のうちの奇数番目の配線にそれぞれ接続され、前記配線の配線方向に対する直交方向に並列に配置された複数の第１コンタクトと、
    前記配線のうちの偶数番目の配線にそれぞれ接続され、前記第１コンタクトに対して前記配線の配線方向にずらされるようにして前記配線の配線方向の直交方向に並列に配置された複数の第２コンタクトとを備え、
    前記第１コンタクトは、前記第２コンタクトに対して前記配線のピッチ分だけ前記配線の配線方向に対する直交方向にずらされ、
    前記第１コンタクトおよび前記第２コンタクトの幅は前記配線の幅以下であることを特徴とする半導体装置。
JP2012036187A 2012-02-22 2012-02-22 半導体装置および半導体装置の製造方法 Expired - Fee Related JP5738786B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012036187A JP5738786B2 (ja) 2012-02-22 2012-02-22 半導体装置および半導体装置の製造方法
US13/614,217 US8865589B2 (en) 2012-02-22 2012-09-13 Semiconductor device and manufacturing method of semiconductor device
US14/497,468 US20150008584A1 (en) 2012-02-22 2014-09-26 Semiconductor device and manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012036187A JP5738786B2 (ja) 2012-02-22 2012-02-22 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013172070A JP2013172070A (ja) 2013-09-02
JP5738786B2 true JP5738786B2 (ja) 2015-06-24

Family

ID=49156901

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012036187A Expired - Fee Related JP5738786B2 (ja) 2012-02-22 2012-02-22 半導体装置および半導体装置の製造方法

Country Status (2)

Country Link
US (2) US8865589B2 (ja)
JP (1) JP5738786B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015113288A1 (zh) * 2014-01-29 2015-08-06 华为技术有限公司 切换控制方法、装置及无线通信网络
US9911693B2 (en) 2015-08-28 2018-03-06 Micron Technology, Inc. Semiconductor devices including conductive lines and methods of forming the semiconductor devices
US9947680B2 (en) * 2016-09-16 2018-04-17 Toshiba Memory Corporation Semiconductor memory device
US10818729B2 (en) * 2018-05-17 2020-10-27 Macronix International Co., Ltd. Bit cost scalable 3D phase change cross-point memory
WO2020231494A1 (en) * 2019-05-13 2020-11-19 Sandisk Technologies Llc Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same
US10991761B2 (en) 2019-05-13 2021-04-27 Sandisk Technologies Llc Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same
US10879313B2 (en) 2019-05-13 2020-12-29 Sandisk Technologies Llc Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2006070474A1 (ja) * 2004-12-28 2008-06-12 スパンション エルエルシー 半導体装置の製造方法
JP4550685B2 (ja) 2005-08-08 2010-09-22 シャープ株式会社 半導体装置の製造方法
US7897058B2 (en) * 2006-02-13 2011-03-01 Asml Netherlands B.V. Device manufacturing method and computer program product
US20080035956A1 (en) 2006-08-14 2008-02-14 Micron Technology, Inc. Memory device with non-orthogonal word and bit lines
US7709390B2 (en) * 2007-05-31 2010-05-04 Micron Technology, Inc. Methods of isolating array features during pitch doubling processes and semiconductor device structures having isolated array features
JP4551913B2 (ja) * 2007-06-01 2010-09-29 株式会社東芝 半導体装置の製造方法
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
JP5193582B2 (ja) * 2007-12-12 2013-05-08 株式会社東芝 半導体装置の製造方法
JP4550126B2 (ja) 2008-04-25 2010-09-22 東京エレクトロン株式会社 エッチングマスク形成方法、エッチング方法、および半導体デバイスの製造方法
JP5537205B2 (ja) 2009-08-31 2014-07-02 株式会社東芝 半導体装置及びその製造方法
JP4815519B2 (ja) 2009-09-14 2011-11-16 東京エレクトロン株式会社 マスクパターンの形成方法及び半導体装置の製造方法
JP4829333B2 (ja) * 2009-10-22 2011-12-07 株式会社東芝 半導体記憶装置
JP2011258822A (ja) * 2010-06-10 2011-12-22 Toshiba Corp 半導体装置の製造方法
JP2012064898A (ja) 2010-09-17 2012-03-29 Toshiba Corp 露光方法及び半導体装置の製造方法

Also Published As

Publication number Publication date
US20130241073A1 (en) 2013-09-19
JP2013172070A (ja) 2013-09-02
US20150008584A1 (en) 2015-01-08
US8865589B2 (en) 2014-10-21

Similar Documents

Publication Publication Date Title
JP5738786B2 (ja) 半導体装置および半導体装置の製造方法
JP7014814B2 (ja) 半導体構造および方法
KR101618749B1 (ko) 반도체 소자의 패턴 형성 방법
KR101192359B1 (ko) Ｎａｎｄ 플래시 메모리 소자 및 그 제조 방법
US8759224B2 (en) Method of forming a pattern structure for a semiconductor device
US7838996B2 (en) Semiconductor device
TWI402976B (zh) 非揮發性半導體儲存裝置及其製造方法
US10553433B2 (en) Method for preparing a semiconductor structure
TWI644394B (zh) 在金屬線之陣列之非心軸線中形成自對準切口的設備及方法
KR20110029228A (ko) 패턴 구조물 및 이의 형성 방법.
JP2008004724A (ja) 半導体装置及びその製造方法
JP5269428B2 (ja) 半導体装置及びその製造方法
JP2013065772A (ja) 半導体装置の製造方法
JP5330440B2 (ja) 半導体装置の製造方法
US9929013B2 (en) Methods of fabricating a semiconductor device
KR20110001292A (ko) 패턴 구조물 및 이의 형성 방법
KR101055587B1 (ko) 3차원 구조를 가지는 메모리의 제조방법
US8114778B2 (en) Method of forming minute patterns in semiconductor device using double patterning
JP2012038848A (ja) 半導体装置および半導体装置の製造方法
US8110507B2 (en) Method for patterning an active region in a semiconductor device using a space patterning process
KR101082092B1 (ko) 스페이서를 이용한 반도체소자의 패턴 형성방법
JP4330523B2 (ja) スプリットゲート型フラッシュメモリ素子のダミー層の形成方法
JP5579136B2 (ja) 半導体装置及びその製造方法
KR101082719B1 (ko) 반도체 소자의 패턴 형성방법
KR20120121174A (ko) 반도체 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140819

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140820

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141016

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150324

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150422

R151 Written notification of patent or utility model registration

Ref document number: 5738786

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees