TWI644394B - 在金屬線之陣列之非心軸線中形成自對準切口的設備及方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 60
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 39
- 239000002184 metal Substances 0.000 title claims abstract description 39
- 125000006850 spacer group Chemical group 0.000 claims abstract description 94
- 238000005530 etching Methods 0.000 claims description 30
- 238000001459 lithography Methods 0.000 claims description 29
- 238000005520 cutting process Methods 0.000 claims description 20
- 238000000059 patterning Methods 0.000 claims description 11
- 230000000747 cardiac effect Effects 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000008569 process Effects 0.000 description 20
- 239000000463 material Substances 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 239000011295 pitch Substances 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 6
- 239000000203 mixture Substances 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003090 exacerbative effect Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- General Engineering & Computer Science (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
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Abstract
一種方法包括提供在介電質堆疊上方分別布置有第一硬罩層、第二硬罩層及心軸層之結構。將心軸陣列圖型化到該心軸層內。將伽瑪溝槽圖型化到該第二硬罩層內及該心軸之間。在該伽瑪溝槽之側壁上形成自對準之內間隔物，該內間隔物形成圖案之一部分。將該圖案蝕刻到介電質堆疊內，以形成順著Y方向延展、並且順著垂直X方向自對準之交替心軸與非心軸金屬線陣列。該圖案由該內間隔物所形成之部分用於在非心軸線中形成一對非心軸線切口。該非心軸線切口順著該Y方向自對準。
Description
本發明係關於半導體裝置及其施作方法。更具體地說，本發明係關於透過使用單一切割遮罩，在積體電路之單一金屬線上施作多個緊密而置之切口的方法。
自對準雙圖型化(SADP)技巧目前是在超高密度積體電路中用於提供電互連系統，該電互連系統包括布置於數階介電層中之多個平行金屬線陣列。該等介電層典型為透過金屬化貫孔系統來互連。按照習知，在金屬線陣列內，縱切金屬線之方向指定為「Y」方向，而垂直於、或橫切金屬線之方向則指定為「X」方向。
此類SADP技巧典型為涉及使用微影遮罩(本文中指稱為「心軸遮罩」)將縱向延展之平行心軸陣列圖型化並列印到硬罩層之頂端表面上。心軸之縱向界定該陣列之Y方向。接著在各心軸之側壁上形成間隔物。該等間隔物視為順著X方向(垂直於Y方向)自對準，因為順著 X方向之該等間隔物之間的間隔是由現有心軸之側壁所界定。
心軸與相關聯之間隔物對之各組合是藉由硬罩層之已曝露平行部分來分開，其沒有任何覆蓋之心軸或間隔物。將該等心軸向下圖型化到積體電路之介電層內以形成心軸金屬線。亦將硬罩層之曝露部分向下圖型化到介電層內以形成非心軸金屬線。因此，使用SADP程序所形成之互連系統中的各平行金屬線陣列將會包括交替心軸與非心軸金屬線，其係藉由與自對準間隔物相等寬度之距離來分開。
為了在積體電路中諸如電晶體、電容器及類似者等裝置之間提供功能，必須將複數個切口微影圖型化到陣列在特定位置處之心軸與非心軸金屬線內，以引導介電層與裝置之間的電流流動。大體上，另一微影遮罩(本文中稱為「心軸線切割遮罩」)係用於將此類心軸切口圖型化到心軸金屬線內。同樣地，大體上，又另一微影遮罩(本文中指稱為「非心軸線切割遮罩」)係用於將此類非心軸切口圖型化到非心軸金屬線內。
因此，就積體電路在複雜互連系統中用於圖型化金屬線陣列之典型SADP程序需要至少三個遮罩：心軸遮罩、心軸線切割遮罩、及非心軸線切割遮罩。此類遮罩在開發與使用方面，需要複雜、符合技術現況的技術，在技術級別為14奈米(nm)及以上的級別中微影列印極小型特徵時尤其如此。因此，由於與開發及使用此類遮罩相 關聯的成本高，因而希望遮罩數目能愈少愈好。
然而，沿著陣列內單一心軸或非心軸線之Y方向(縱向)，通常會需要將多個切口緊密放在一起。有問題的是，利用同一切割遮罩來微影圖型化兩個旁鄰切口之先前技術光學限制是在該等切口之中心至中心之間約為100奈米。因此，若此類切口在同一條線上順著Y方向相離小於100nm而置，則各切口將會需要使用先前技術微影技巧之單獨切割遮罩。此外，隨著緊密而置的切口數目增加到超出每條線兩個，成本與後勤複雜度會快速增加，因此，切割遮罩之數目也隨之增加。另外，單條線中的切口未順著Y方向自對準，從而使微影容限(lithographic tolerance)問題惡化。
在諸如靜態隨機存取記憶體(SRAM)及其它類似邏輯裝置之許多裝置中，主要是陣列之非心軸線中需要每單條線有緊密而置之多個切口。亦即，此類如SRAM胞元之裝置的心軸線未遭到切割或很少遭到切割。然而，SRAM胞元之非心軸線典型為需要小於100nm相離而置的複雜之多個切口。
因此，就積體電路而言，金屬線陣列之單條金屬線中需要能夠提供透過使用單一切割遮罩順著Y方向小於100nm相離而置的多個切口。另外，需要提供順著Y方向比100nm更靠近而置的自對準切口。更具體地說，需要能夠透過使用單一非心軸線切割遮罩，就積體電路而言，在金屬線陣列之非心軸線中提供順著Y方向小於100 nm相離而置、並且自對準的多個切口。
本發明就積體電路，藉由提供一種在金屬線陣列之單一金屬線中形成多個切口之設備及方法，提出優於先前技術的優點及替代方案，該金屬線順著Y方向延展，並且順著垂直X方向自對準。這多個切口透過使用單一切割遮罩順著Y方向小於100nm相離而置。另外，該切口順著Y方向自對準。
根據本發明之一或多項態樣之一種方法包括提供在介電質堆疊上方分別布置有第一硬罩層、第二硬罩層及心軸層之結構。將心軸陣列圖型化到該心軸層內。將伽瑪溝槽圖型化到該第二硬罩層內及該心軸之間。在該伽瑪溝槽之側壁上形成自對準之內間隔物，該內間隔物形成圖案之一部分。將該圖案蝕刻到介電質堆疊內，以形成順著Y方向延展、並且順著垂直X方向自對準之交替心軸與非心軸金屬線陣列。該圖案由該內間隔物所形成之部分是用於在非心軸線中形成一對非心軸線切口。該非心軸線切口順著該Y方向自對準。
在本發明之另一態樣中，該方法包括提供在介電質堆疊上方分別布置有第一硬罩層、第二硬罩層及心軸層之結構。將心軸陣列圖型化到該心軸層內。將貝他溝槽圖型化到該心軸內。將伽瑪溝槽圖型化到該第二硬罩層內及該心軸之間。在該伽瑪溝槽之側壁上形成自對準之第一與第二內間隔物，並且以貝他溝槽插塞來填塞該貝他 溝槽。該內間隔物及貝他溝槽插塞形成圖案之一部分。將該圖案蝕刻到介電質堆疊內，以形成順著Y方向延展、並且順著垂直X方向自對準之交替心軸與非心軸金屬線陣列。該圖案由該內間隔物所形成之部分在非心軸線中形成藉由小於100nm之中心至中心距離(center-to-center distance)來分開之一對非心軸線切口。該圖案由該貝他溝槽插塞所形成之部分在心軸線中形成心軸線切口。
在本發明之另一態樣中，一種用於積體電路之結構包括介電層。金屬線陣列布置於該介電層中。該陣列包括：順著Y方向延展、並且順著垂直X方向自對準之交替平行心軸與非心軸金屬線，以及布置於該陣列之非心軸線中的一對非心軸線切口，該對非心軸線切口是藉由小於100nm之中心至中心距離來分開，並且順著該Y方向自對準。
100‧‧‧結構
102‧‧‧硬罩層、第一硬罩層
104‧‧‧介電質堆疊
106‧‧‧氮氧化矽介電層、第一介電層
108‧‧‧低k介電層
110‧‧‧蝕刻終止層
112‧‧‧金屬化層
114‧‧‧互連線
116‧‧‧第二SiN蝕刻終止層
118‧‧‧埋置層
120‧‧‧心軸層、層件
122‧‧‧硬罩層、第二硬罩層、蝕刻遮罩、蝕刻遮罩層、層 件
134‧‧‧心軸微影堆疊、第一心軸微影堆疊、堆疊
136、152、162‧‧‧阻劑層
138‧‧‧底端抗反射塗(BARC)層
140‧‧‧第二SiON介電層
142‧‧‧旋塗硬罩層、SOH層
144‧‧‧平行陣列、陣列
146‧‧‧心軸
147‧‧‧間距
148‧‧‧寬度
149‧‧‧第二貝他微影堆疊、堆疊
150‧‧‧貝他開口
153、156、161、165‧‧‧寬度
154‧‧‧貝他溝槽
158‧‧‧第三伽瑪微影堆疊、堆疊
160‧‧‧伽瑪開口
164‧‧‧伽瑪溝槽
166‧‧‧間隔物層
167‧‧‧間隔物層厚度
168‧‧‧貝他溝槽插塞
172‧‧‧第一間隔物、間隔物
174‧‧‧間隔物寬度
176‧‧‧第二內間隔物、內間隔物
178‧‧‧內側壁、側壁
179‧‧‧曝露部分
180‧‧‧預定距離、距離
182‧‧‧圖案
200‧‧‧陣列、金屬線陣列
201‧‧‧X方向
202、206‧‧‧非心軸金屬線、非心軸線
203‧‧‧Y方向
204、208‧‧‧心軸金屬線、心軸線
210‧‧‧心軸線切口
212、220、222‧‧‧切口寬度、寬度
214、216‧‧‧非心軸線切口、切口
218‧‧‧中心至中心距離
224‧‧‧邊緣至邊緣距離
226‧‧‧組合寬度
搭配附圖經由以下詳細說明將會更完全理解本發明，其中：第1圖為根據本發明在介電質堆疊上方布置有第一硬罩層之積體電路裝置用之結構處於中間製造階段之一例示性具體實施例的簡化透視圖；第2圖為根據本發明在該第一硬罩層上布置有心軸層、及第二硬罩層之第1圖所示結構之一例示性具體實施例的透視圖； 第3圖為根據本發明含上有心軸圖案之第一心軸微影堆疊之第2圖所示結構之一例示性具體實施例的透視圖；第4圖為具有圖型化到心軸層內之心軸之第3圖所示結構之一例示性具體實施例的透視圖；第5圖為根據本發明含內有貝他開口圖案之第二貝他微影堆疊之第4圖所示結構之一例示性具體實施例的透視圖；第6A圖為根據本發明在心軸中具有貝他溝槽之第5圖所示結構之一例示性具體實施例的透視圖；第6B圖為第6A圖的透視俯視圖；第7圖為根據本發明含內有伽瑪開口圖案之第三伽瑪微影堆疊之第6A圖所示結構之一例示性具體實施例的透視圖；第8A圖為根據本發明在第二硬罩層中具有伽瑪溝槽之第7圖所示結構之一例示性具體實施例的透視圖；第8B圖為第8A圖的透視俯視圖；第9圖為根據本發明上有布置間隔物層之第8A圖所示結構的透視圖；第10A圖為根據本發明非等向性蝕刻有間隔物層之第9圖所示結構的透視圖；第10B圖為第10A圖的透視俯視圖；第10C圖為第10B圖中沿著截面線10C-10C 取看沿著Y方向的展開截面側視圖；第10D圖為第10B圖中沿著截面線10D-10D取看之伽瑪溝槽沿著X方向的展開截面側視圖；第11A圖為根據本發明非等向性蝕刻掉心軸以形成圖案之第10A圖所示結構的透視圖；第11B圖為第11A圖的俯視透視圖；第12A圖為根據本發明第二硬罩層之曝露部分已蝕刻掉之第11A圖所示結構的透視圖；第12B圖為第12A圖的俯視透視圖；第13A圖為根據本發明第一硬罩層之曝露部分已非等向性蝕刻掉之第12A圖所示結構的透視圖；第13B圖為第13A圖的俯視透視圖；以及第14圖為已將該圖案蝕刻到介電質堆疊之介電層內以形成交替心軸與非心軸金屬線陣列之第13A圖所示結構的俯視圖。
現將說明某些例示性具體實施例以便整體理解本文所揭示方法、系統及裝置其結構、功能、製造及使用之原理。附圖中所示這些具體實施例之一或多項實施例。所屬技術領域中具有通常知識者將會理解本文中具體所述、及附圖中所示之方法、系統及裝置是非限制性例示性具體實施例，而且本發明之範疇僅由申請專利範圍來界定。搭配一項例示性具體實施例所示或所述之特徵可與其它具體實施例之特徵組合。此類修改及變動用意是要包括 於本發明之範疇內。
第1至14圖根據本發明，繪示透過使用單一非心軸線切割遮罩在非心軸金屬線中形成切口之方法之各項例示性具體實施例。
請參閱第1圖，介紹根據本發明之積體電路裝置其結構100在中間製造階段之一例示性具體實施例的簡化圖。結構100包括布置於介電質堆疊104上方之氮化鈦(TiN)第一硬罩層102。介電質堆疊104可包括許多不同的層組合，端視諸如應用要求、成本、設計偏好及類似者等因素而定。在本例示性具體實施例中，介電質堆疊104包括布置於低介電常數(k)層108上方之第一氮氧化矽介電層(第一SiON介電層)106，例如：由矽、碳、氧及氫之各種組合所組成之介電層(SiCOH層)。低k介電層108布置於蝕刻終止層110上方，例如：氮化矽(SiN)層，其也被包括於介電質堆疊104中。
介電質堆疊104布置於金屬化層112上方，其含有構成用於結構100的電互連系統其中一部分之複數條互連線114。金屬化層112進而布置於第二SiN蝕刻終止層116上方。第二蝕刻終止層116是自基材(圖未示)起向上布置於埋置層118之複雜堆疊上方。
請參閱第2圖，由SiN所組成之第二硬罩層122布置於第一硬罩層102上方。接著，由非晶矽(a-Si)所組成之心軸層120布置於第二硬罩層122上方。
請參閱第3圖，心軸層120及第二硬罩層 122一旦已分別布置於第一硬罩層102上方，下一步便是將第一心軸微影堆疊134布置到心軸層120上。第一心軸微影堆疊134可由數種不同層所組成，端視諸如應用要求、設計或專屬偏好或類似者等參數而定。此一層堆疊包括四個薄層組成之堆疊，其包括(由上到下)阻劑層136、底端抗反射塗(BARC)層138、第二SiON介電層140以及旋塗硬罩(SOH)層142。此SOH層142一般是由非晶碳所製成。
堆疊134一旦布置於心軸層120上方，便透過眾所周知的微影技巧，使用心軸遮罩(圖未示)將心軸146之平行陣列144圖型化並且列印到心軸微影堆疊134之阻劑層136內。要注意的是，在本例示性具體實施例中，心軸間的間距147(即積體電路上諸重複特徵之間的中心至中心距離)設為80nm。
請參閱第4圖，心軸146接著藉由各種眾所周知的程序來蝕刻並修整以縮減心軸146之寬度(箭號148所示)，在這項實施例中，為縮減至實質為20nm，並且使心軸向下延展到心軸層120內。於程序流程之這個階段，即使心軸146之寬度148已縮減至20nm，80nm之間距147仍沒有改變。要注意的重點是，心軸146最終將用於在低k介電層108中形成交替之心軸金屬線204、208與非心軸金屬線202、206(第14圖最清楚)之陣列200。
為了能夠在剩餘步驟中將特徵選擇性蝕刻到各層件120、122內，心軸層120(且連帶心軸146)、及第二硬罩層122具有不同的材料組成。在此特定例示性具體 實施例中，第二硬罩層122選用的材料是氮化矽(SiN)，而心軸146選用的材料是非晶矽(a-Si)。然而，所屬技術領域中具有通常知識者將知道有許多其它材料可以使用。
請參閱第5圖，第二貝他微影堆疊149布置於結構100上方。接下來，第一心軸線切割遮罩(圖未示)用於將貝他開口150圖型化並列印到堆疊149之阻劑層152之預定位置內。
貝他開口150最後將用於在布置於低k介電層108中之交替心軸與非心軸金屬線202、204、206、208(即202至208)之陣列200的所選擇心軸線204中形成單一心軸線切口210(第14圖最清楚)。如此，貝他開口150之寬度153將實質等於單一心軸線切口210之寬度212，貝他開口150是為了該單一心軸線切口而遭到圖型化。另外，貝他開口150安置成使得其直接位於所選擇心軸線204上面，並且橫跨所選擇心軸線204之整個寬度順著X方向201(第14圖最清楚)橫向延展。
要注意的重點是，有諸如SRAM胞元之應用可以不需要心軸線切口。在此類例子中，將不需要第二貝他微影堆疊149或圖型化貝他開口150，並且程序流程可跳到第7圖。
請參閱第6A及6B圖，一旦完成微影程序，並且在阻劑層152內刻出貝他開口150，便利用諸如反應性離子蝕刻(RIE)之非等向性蝕刻程序，在陣列144之心軸146中完全選擇性蝕刻貝他溝槽154。最終會將貝他溝槽 154之形狀作為阻擋物進一步向下轉移至低k介電層，以形成先前所述的單一心軸線切口210。
由於心軸146與蝕刻遮罩層122有不同的材料組成，因此可選擇形成貝他溝槽154之蝕刻程序，使得其僅影響a-Si心軸146，但不影響SiN第二硬罩層122。因為間距仍然是80nm，所以微影程序之覆蓋控制是用於對貝他溝槽154進行尺寸調整並定位，並且準確到足以防止此蝕刻程序順著X方向過度伸展超過心軸146之間已曝露之蝕刻遮罩122之整個寬度(如寬度箭號156所示)，導致自對準。
請參閱第7圖，第三伽瑪微影堆疊158布置於結構100上方。接著，第二非心軸線切割遮罩(圖未示)用於將伽瑪開口160圖型化並列印到堆疊158之阻劑層162之預定位置內。
要注意的重點是，伽瑪開口160之寬度161大於貝他開口150之寬度153。如將於本文中更詳細解釋的是，伽瑪開口160相對於貝他開口150較大的理由在於，伽瑪開口160最終將會用於圖型化第一非心軸線切口214及第二非心軸線切口216(第14圖最清楚)。該對第一與第二非心軸線切口214、216將布置於金屬線陣列200之所選擇非心軸線206中。這對切口214、216將順著Y方向203彼此自對準(第14圖最清楚)，並且順著Y方向藉由可小於100nm之中心至中心距離218隔開。如此，伽瑪開口160之寬度161必須實質等於第一非心軸線切口214之寬度220 加第二非心軸線切口216之寬度222的組合寬度226(第14圖最清楚)再加上切口214、216之間的邊緣至邊緣距離(edge-to-edge distance)224。假設非心軸線切口寬度220與222相等，則可認為伽瑪開口160之寬度161(及如第14圖所示之組合寬度226)實質等於非心軸線切口之寬度(220或222)加上介於切口214、216之間的中心至中心距離218。
請參閱第8A及8B圖，一旦完成第三微影程序，並且在阻劑層162內刻出伽瑪開口160，便利用諸如RIE之另一非等向性蝕刻程序，將伽瑪溝槽164選擇性蝕刻完全進到並穿過第二硬罩層122，以使第一硬罩層102之頂端表面曝露(第8B圖最清楚)。更精確地說，伽瑪溝槽164是在心軸146之間的硬罩層122之曝露區中遭受蝕刻，並且向下延展至第一硬罩層102之頂端表面。伽瑪溝槽164之寬度165實質等於已曝露第二硬罩層122之寬度156。伽瑪溝槽164最終會被進一步向下圖型化至低k介電層，以形成先前所述自對準之非心軸線切口214與216。
由於心軸146與硬罩層122有不同的材料組成，因此可選擇形成伽瑪溝槽164之蝕刻程序，使得其僅影響SiN第二硬罩層122，但不影響a-Si心軸146。因為間距仍然是80nm，所以微影程序之覆蓋控制是用於對伽瑪溝槽164進行尺寸調整並定位，並且準確到足以防止此蝕刻程序順著X方向過度伸展超過心軸146之間已曝露之第二硬罩層122之整個寬度156加上兩個相鄰心軸146之寬度148，導致自對準。
請參閱第9圖，接下來，具有實質均勻之間隔物層厚度167的間隔物層166布置於結構100上方。在這項實施例中，間隔物層166為二氧化矽(SiO2)薄層，其保形塗佈於心軸146、已曝露第二硬罩層122、及伽瑪溝槽164內已曝露第一硬罩層102上方。間隔物層166之SiO2材料組成在選擇方面與心軸層120及蝕刻遮罩層122之材料組成不同。間隔物層166也可使用其它材料。然而，高度理想的是，間隔物層166之材料組成有足以在心軸層120(連帶還有心軸146)、第二硬罩層122與間隔物層166之任何組合間實現選擇性蝕刻的差異。
要注意的重點是，間隔物層166以SiO2填充貝他溝槽154，但未填充更寬的伽瑪溝槽164。因此，貝他溝槽154中形成貝他溝槽插塞168(第10A圖及第10B圖最清楚)。相比之下，伽瑪溝槽164因其寬度165更大而未遭填塞。反而，間隔物層166保形塗佈伽瑪溝槽164之底板(即伽瑪溝槽164內第一硬罩層102之頂端表面)，而未完全填塞伽瑪溝槽164。間隔物層166可藉由諸如原子層沉積(ALD)程序之沉積程序來塗敷，其可精確控制間隔物層厚度167。在本具體實施例中，此間隔物層厚度控制為實質20nm。
請參閱第10A、10B、10C及10D圖，其中：第10A圖為第9圖所示結構100在遭到非等向性蝕刻之後的透視圖；第10B圖為第10A圖的透視俯視圖；以及第10C圖為第10B圖中沿著截面線10C-10C取看沿著Y方向的展 開截面側視圖。亦注意第10D圖為伽瑪溝槽164第10B圖中沿著截面線10D-10D取看沿著X方向的展開截面側視圖。
間隔物層166為例如藉由RIE程序進行非等向性蝕刻，以使第二硬罩層122之頂端表面之部分曝露，並且使心軸146之上表面曝露。非等向性蝕刻亦使貝他溝槽插塞168之部分曝露。非等向性蝕刻程序亦使伽瑪溝槽164內第一硬罩層102之頂端表面之一部分179曝露。
再者，此非等向性蝕刻程序形成布置於心軸146之側壁上、並且順著Y方向縱向延展的第一間隔物172之陣列(第10B圖最清楚)。由於非等向性蝕刻程序僅順著垂直方向進行蝕刻，因此剩餘之第一間隔物具有之間隔物寬度174(第10C圖最清楚)實質等於原來20nm的間隔物層厚度167。另外，由於介於間隔物172之間的間隔是由心軸146之側壁之現有結構所界定(第10B圖最清楚)，因此將間隔物172視為順著X方向自對準。
重要的是，非等向性蝕刻程序亦形成布置於伽瑪溝槽164之內側壁178上之一對第二內間隔物176，而不是受到填塞(第10D圖最清楚)。由於介於內間隔物176之間的間隔是由伽瑪溝槽164之側壁178之現有結構所界定，因此將內間隔物176視為順著Y方向自對準。
另外，第一硬罩102之頂端表面之曝露部分179順著Y方向藉由預定邊緣至邊緣距離180將內間隔物176分開。因此，伽瑪溝槽164內硬罩層102之曝露部分179形成伽瑪溝槽164之底板。再次地，由於非等向性蝕刻程序僅順著垂直方向進行蝕刻，因此第二內間隔物176具有與第一間隔物172相同之間隔物寬度174，其實質等於原來20nm的間隔物層厚度167。
如將於本文中更詳細解釋的是，內間隔物176之形狀將作為阻擋物向下轉移以形成第一與第二非心軸線切口214與216，其中間隔物寬度174將會決定非心軸線切口寬度220、222，並且介於內間隔物176之間的預定距離180將會決定介於非心軸線切口214與216之間的邊緣至邊緣距離224。
有助益的是，由自對準之內間隔物176形成非心軸線切口214、216不因微影解析度而受限制。因此，可使介於非心軸線切口214、216之間的中心至中心距離218遠小於100nm。更具體地說，介於切口214、216之間的中心至中心距離218可小於50nm，或甚至小於25nm。
請參閱第11A與11B圖，將a-Si心軸146選擇性蝕刻掉，僅留下第一間隔物172、貝他溝槽插塞168及內間隔物176。此蝕刻程序造成陣列200之圖案182(第14圖最清楚)在第二硬罩層122上方出現。
請具體參閱第11B圖，其展示圖案182之俯視圖，圖案182之第二硬罩層122之曝露部分將會界定陣列200之交替的心軸金屬線204、208與非心軸金屬線202、206。圖案182之第一間隔物172將會界定金屬線202至208之間的距離。圖案182之貝他溝槽插塞168將會界定心軸線
切口210。圖案182之內間隔物176將會界定自對準之非心軸線切口214與216。最後，圖案182之第一硬罩層102之曝露部分179之邊緣至邊緣距離180將會界定介於非心軸線切口214、216之間的邊緣至邊緣距離224。
此外，移除心軸146後，結構100上的第一間隔物172之陣列的間距現為心軸146陣列之間距的一半。亦即，結構100上的間距已由80nm減半為40nm。雖然本實施例展示80nm之心軸間距及40nm之間隔物間距，但所屬技術領域中具有通常知識者將知道，本圖案形成方法可配合其它間距使用。舉例而言，心軸陣列可具有100nm或更小的間距，而間隔物陣列可具有50nm或更小的間距。
請參閱第12A及12B圖，現將第二硬罩層122之曝露部分非等向性蝕刻掉，以使得圖案182此時位在第一硬罩層102上方。接著請參閱第13A與13B圖，將第一硬罩層102之曝露部分非等向性蝕刻掉，以直接在介電質堆疊104之第一SION介電層106上方形成圖案182。
此形成圖案182之方法的附加效益在於，可在單一整合型蝕刻程序中完成循序選擇性蝕刻以移除a-Si心軸146、SiN第二硬罩層122之曝露部分、及TiN第一硬罩層102之曝露部分。亦即，透過眾所周知的RIE技巧，此RIE程序之反應性電漿可隨著其穿透心軸146、第二硬罩層122及第一硬罩層102而改變組成，以在介電質堆疊104頂端之第一介電層106終止。
第一硬罩層102是由TiN所組成，對於硬罩層102上面及下面其它材料因而非常具有蝕刻選擇性。因此，第一硬罩層102上面的所有其它材料全都可使用眾所周知的技巧來輕易地剥除掉，以使TiN第一硬罩層中的圖案182曝露。於此程序點，已準備蝕刻圖案182以在低k介電層108中形成溝槽(圖未示)。該溝槽接著將會金屬化以形成第14圖之金屬線陣列200。
請參閱第14圖，在本具體實施例中，金屬線陣列200為此時形成到低k介電層108內之典型SRAM胞元。該陣列包括交替的心軸金屬線204、208及非心軸金屬線202、206，其順著X方向自對準。在此例示性具體實施例中，各金屬線202至208為20nm厚，並且相隔20nm之距離，因此，重複間距為40nm。心軸線204包括單一、非對準心軸線切口210，其具有切口寬度212。
非心軸線206此時包括兩個非心軸線切口214與216，其分別具有與間隔物層寬度167、及間隔物寬度174實質相等之切口寬度220、222。在此特定具體實施例中，切口寬度220、222實質為20nm。切口214與216有助益地順著Y方向自對準，因為其是由先前自對準的內間隔物176所形成。此外，有助益的是，由於非心軸線切口214、216是由自對準的內間隔物176所形成，所以其形成程序因而不受微影解析度所限制。因此，可使介於非心軸線切口214、216之間的中心至中心距離218遠小於100nm。更具體地說，介於切口214、216之間的中心至中心距離218可遠小於50nm，或甚至小於25nm。
也有助益的是，非心軸線切口是透過使用單一非心軸線切割遮罩所形成。施作單獨非心軸線切口並未用到另外的切割遮罩。結果是，得以避免附加切割遮罩的成本，與使用附加切割遮罩相關聯的微影覆蓋問題也得以避免。
雖然已參照特定具體實施例說明本發明，應了解的是，仍可在所述發明概念之精神與範疇內施作許多變更。因此，本發明之用意不在於限制所述具體實施例，而是要具有以下申請專利範圍內容所界定的完全範疇。
Claims (20)
- 一種形成半導體裝置之方法，該方法包含：提供在介電質堆疊上方分別布置有第一硬罩層、第二硬罩層及心軸層之結構；將心軸陣列圖型化到該心軸層內；將伽瑪溝槽圖型化到該第二硬罩層內及該心軸之間；在該伽瑪溝槽之側壁上形成自對準之內間隔物，該內間隔物形成圖案之一部分；以及將該圖案蝕刻到該介電質堆疊內以形成順著Y方向延展、並順著垂直X方向自對準之交替心軸與非心軸金屬線陣列，該圖案之由該內間隔物所形成之部分形成位在非心軸線中之一對非心軸線切口，該非心軸線切口順著該Y方向自對準。
- 如申請專利範圍第1項所述之方法，其中，該非心軸線切口是藉由100nm或更小之中心至中心距離來分開。
- 如申請專利範圍第1項所述之方法，其中，該非心軸線切口是藉由50nm或更小之中心至中心距離來分開。
- 如申請專利範圍第1項所述之方法，包含：在該結構上方布置伽瑪微影堆疊；利用單一非心軸線切割遮罩將伽瑪開口圖型化到該伽瑪微影堆疊內；以及非等向性蝕刻該伽瑪微影堆疊，以將該伽瑪溝槽形成到該第二硬罩層內。
- 如申請專利範圍第4項所述之方法，其中，該非心軸線切口具有相等寬度，該方法包含：將該伽瑪溝槽圖型化成具有等於非心軸線切口之間的中心至中心距離加上非心軸線切口之寬度的伽瑪溝槽寬度。
- 如申請專利範圍第5項所述之方法，包含：在該伽瑪溝槽上方布置間隔物層，該間隔物層具有間隔物層厚度；非等向性蝕刻該間隔物層以形成該內間隔物，並且使該伽瑪溝槽內、及介於該內間隔物之間的該第一硬罩層曝露，該內間隔物具有與該間隔物層之該厚度相等之寬度、並且是藉由該伽瑪溝槽內之邊緣至邊緣距離來分開。
- 如申請專利範圍第6項所述之方法，其中，該內間隔物寬度等於該非心軸線切口之該寬度，並且介於該內間隔物之間的該邊緣至邊緣距離等於介於該非心軸線切口之間的邊緣至邊緣距離。
- 如申請專利範圍第1項所述之方法，包含：將貝他溝槽圖型化到該心軸內；在該結構上方布置間隔物層以形成位在該貝他溝槽內之貝他溝槽插塞，該貝他溝槽插塞形成該圖案之一部分；以及將該圖案蝕刻到該介電質堆疊內以形成交替心軸與非心軸金屬線陣列，該圖案由該貝他溝槽插塞所形成之部分形成位在心軸線中之心軸線切口。
- 如申請專利範圍第8項所述之方法，包含：在該結構上方布置貝他微影堆疊；利用單一心軸線切割遮罩將貝他開口圖型化到該貝他微影堆疊內；以及非等向性蝕刻該貝他微影堆疊，以將該貝他溝槽形成到該心軸內。
- 一種形成半導體裝置之方法，該方法包含：提供在介電質堆疊上方分別布置有第一硬罩層、第二硬罩層及心軸層之結構；將心軸陣列圖型化到該心軸層內；將貝他溝槽圖型化到該心軸內，並且將伽瑪溝槽圖型化到該第二硬罩層內及該心軸之間；在該伽瑪溝槽之側壁上形成自對準之第一與第二內間隔物，並且以貝他溝槽插塞來填塞該貝他溝槽，該內間隔物及貝他溝槽插塞形成圖案之一部分；將該圖案蝕刻到該介電質堆疊內以形成順著Y方向延展、並順著垂直X方向自對準之交替心軸與非心軸金屬線陣列，該圖案之由該內間隔物所形成之部分在非心軸線中形成藉由小於100nm之中心至中心距離來分開之一對非心軸線切口，該圖案由該貝他溝槽插塞所形成之部分在心軸線中形成心軸線切口。
- 如申請專利範圍第10項所述之方法，其中，該對非心軸線切口順著該Y方向自對準。
- 如申請專利範圍第10項所述之方法，其中，該非心軸線切口是藉由25nm或更小之中心至中心距離來分開。
- 如申請專利範圍第10項所述之方法，其中，該非心軸線切口具有相等寬度，該方法包含：將該伽瑪溝槽圖型化成具有等於非心軸線切口之間的中心至中心距離加上非心軸線切口之寬度的伽瑪溝槽寬度。
- 如申請專利範圍第10項所述之方法，包含：在圖型化該貝他溝槽與伽瑪溝槽之後，於該結構上方布置間隔物層，該間隔物層具有實質均勻之間隔物層厚度；以及非等向性蝕刻該間隔物層以形成：位在該心軸之側壁上之第一間隔物，位在該伽瑪溝槽之該側壁上之該內間隔物；該第一硬罩層在該伽瑪溝槽內之曝露部分，該第一硬罩層之該曝露部分在該第一與第二內間隔物之間界定邊緣至邊緣距離，以及該貝他溝槽插塞。
- 如申請專利範圍第14項所述之方法，包含移除該心軸以形成圖案，該圖案包括該第一間隔物、該內間隔物、該第一硬罩層在該伽瑪溝槽內之該曝露部分、該貝他溝槽插塞、以及該第二硬罩層在該第一間隔物之間的曝露部分。
- 如申請專利範圍第15項所述之方法，包含：將該圖案非等向性蝕刻到該介電質堆疊內以形成該交替心軸與非心軸金屬線陣列；其中，該金屬線是由該第二硬罩層介於該第一間隔物之間的該曝露部分所形成。
- 一種用於積體電路之結構，該結構包含：介電層；以及金屬線之陣列，布置於該介電層中，該陣列包括：交替平行心軸與非心軸金屬線，順著Y方向延展、並且順著垂直X方向自對準，以及一對非心軸線切口，布置於該陣列之非心軸線中，該對非心軸線切口是藉由小於100nm之中心至中心距離來分開，並且順著該Y方向自對準。
- 如申請專利範圍第17項所述之結構，其中，該對非心軸線切口是藉由小於50nm之中心至中心距離來分開。
- 如申請專利範圍第17項所述之結構，包含心軸線切口，布置於該陣列之心軸線中。
- 如申請專利範圍第17項所述之結構，其中，該結構包含SRAM胞元。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/271,475 | 2016-09-21 | ||
| US15/271,475 US9818640B1 (en) | 2016-09-21 | 2016-09-21 | Apparatus and method of forming self-aligned cuts in a non-mandrel line of an array of metal lines |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201814829A TW201814829A (zh) | 2018-04-16 |
| TWI644394B true TWI644394B (zh) | 2018-12-11 |
Family
ID=60255757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW106116667A TWI644394B (zh) | 2016-09-21 | 2017-05-19 | 在金屬線之陣列之非心軸線中形成自對準切口的設備及方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9818640B1 (zh) |
| CN (1) | CN107863324B (zh) |
| TW (1) | TWI644394B (zh) |
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| US10347583B1 (en) | 2018-01-02 | 2019-07-09 | Globalfoundries Inc. | Methods of patterning dielectric layers for metallization and related structures |
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- 2017-05-19 TW TW106116667A patent/TWI644394B/zh not_active IP Right Cessation
- 2017-09-21 CN CN201710860025.2A patent/CN107863324B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN107863324A (zh) | 2018-03-30 |
| TW201814829A (zh) | 2018-04-16 |
| US9818640B1 (en) | 2017-11-14 |
| CN107863324B (zh) | 2021-07-30 |
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