CN107863324A - 在金属线的阵列的非心轴线中形成自对准切口的设备及方法 - Google Patents

在金属线的阵列的非心轴线中形成自对准切口的设备及方法 Download PDF

Info

Publication number
CN107863324A
CN107863324A CN201710860025.2A CN201710860025A CN107863324A CN 107863324 A CN107863324 A CN 107863324A CN 201710860025 A CN201710860025 A CN 201710860025A CN 107863324 A CN107863324 A CN 107863324A
Authority
CN
China
Prior art keywords
mandrel
otch
layer
groove
hard mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710860025.2A
Other languages
English (en)
Other versions
CN107863324B (zh
Inventor
杰森·伊葛尼·史蒂芬
古拉密·波奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN107863324A publication Critical patent/CN107863324A/zh
Application granted granted Critical
Publication of CN107863324B publication Critical patent/CN107863324B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0207Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B10/00Static random access memory [SRAM] devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Geometry (AREA)

Abstract

本发明涉及在金属线的阵列的非心轴线中形成自对准切口的设备及方法,其中,一种方法包括提供在介电质堆栈上方分别布置有第一硬掩模层、第二硬掩模层及心轴层的结构。将心轴阵列图型化到该心轴层内。将伽马沟槽图型化到该第二硬掩模层内及该心轴之间。在该伽马沟槽的侧壁上形成自对准的内间隔物,该内间隔物形成图案的一部分。将该图案蚀刻到介电质堆栈内,以形成顺着Y方向延展、并且顺着垂直X方向自对准的交替心轴与非心轴金属线阵列。该图案由该内间隔物所形成的部分用于在非心轴线中形成一对非心轴线切口。该非心轴线切口顺着该Y方向自对准。

Description

在金属线的阵列的非心轴线中形成自对准切口的设备及方法
技术领域
本发明是关于半导体装置及其施作方法。更具体地说,本发明是关于透过使用单一切割掩模,在集成电路的单一金属在线施作多个紧密而置的切口的方法。
背景技术
自对准双图型化(SADP)技巧目前是在超高密度集成电路中用于提供电互连系统,该电互连系统包括布置于数阶介电层中的多个平行金属线阵列。该介电层典型为透过金属化贯孔系统来互连。按照习知,在金属线阵列内,纵切金属线的方向指定为「Y」方向,而垂直于、或横切金属线的方向则指定为「X」方向。
此类SADP技巧典型为涉及使用光刻掩模(本文中指称为「心轴掩模」)将纵向延展的平行心轴阵列图型化并打印到硬掩模层的顶端表面上。心轴的纵向界定该阵列的Y方向。接着在各心轴的侧壁上形成间隔物。该间隔物视为顺着X方向(垂直于Y方向)自对准,因为顺着X方向的该间隔物之间的间隔是由现有心轴的侧壁所界定。
心轴与相关联的间隔物对的各组合是通过硬掩模层的已曝露平行部分来分开,其没有任何覆盖的心轴或间隔物。将该心轴向下图型化到集成电路的介电层内以形成心轴金属线。亦将硬掩模层的曝露部分向下图型化到介电层内以形成非心轴金属线。因此,使用SADP程序所形成的互连系统中的各平行金属线阵列将会包括交替心轴与非心轴金属线,其通过与自对准间隔物相等宽度的距离来分开。
为了在集成电路中诸如晶体管、电容器及类似者等装置之间提供功能,必须将多个切口光刻图型化到阵列在特定位置处的心轴与非心轴金属线内,以引导介电层与装置之间的电流流动。大体上,另一光刻掩模(本文中称为「心轴线切割掩模」)用于将此类心轴切口图型化到心轴金属线内。同样地,大体上,又另一光刻掩模(本文中指称为「非心轴线切割掩模」)是用于将此类非心轴切口图型化到非心轴金属线内。
因此,就集成电路在复杂互连系统中用于图型化金属线阵列的典型SADP程序需要至少三个掩模:心轴掩模、心轴线切割掩模、及非心轴线切割掩模。此类掩模在开发与使用方面,需要复杂、符合技术现况的技术,在技术级别为14纳米(nm)及以上的级别中光刻打印极小型特征时尤其如此。因此,由于与开发及使用此类掩模相关联的成本高,因而希望掩模数目能愈少愈好。
然而,沿着阵列内单一心轴或非心轴线的Y方向(纵向),通常会需要将多个切口紧密放在一起。有问题的是,利用同一切割掩模来光刻图型化两个旁邻切口的先前技术光学限制是在该切口的中心至中心之间约为100纳米。因此,若此类切口在同一条在线顺着Y方向相离小于100nm而置,则各切口将会需要使用先前技术光刻技巧的单独切割掩模。此外,随着紧密而置的切口数目增加到超出每条线两个,成本与后勤复杂度会快速增加,因此,切割掩模的数目也随之增加。另外,单条线中的切口未顺着Y方向自对准,从而使光刻容限(lithographic tolerance)问题恶化。
在诸如静态随机存取存储器(SRAM)及其它类似逻辑设备的许多装置中,主要是阵列的非心轴线中需要每单条线有紧密而置的多个切口。亦即,此类如SRAM胞元的装置的心轴线未遭到切割或很少遭到切割。然而,SRAM胞元的非心轴线典型为需要小于100nm相离而置的复杂的多个切口。
因此,就集成电路而言,金属线阵列的单条金属线中需要能够提供透过使用单一切割掩模顺着Y方向小于100nm相离而置的多个切口。另外,需要提供顺着Y方向比100nm更靠近而置的自对准切口。更具体地说,需要能够透过使用单一非心轴线切割掩模,就集成电路而言,在金属线阵列的非心轴线中提供顺着Y方向小于100nm相离而置、并且自对准的多个切口。
发明内容
本发明就集成电路,通过提供一种在金属线阵列的单一金属线中形成多个切口的设备及方法,提出优于先前技术的优点及替代方案,该金属线顺着Y方向延展,并且顺着垂直X方向自对准。这多个切口透过使用单一切割掩模顺着Y方向小于100nm相离而置。另外,该切口顺着Y方向自对准。
根据本发明的一或多项态样的一种方法包括提供在介电质堆栈上方分别布置有第一硬掩模层、第二硬掩模层及心轴层的结构。将心轴阵列图型化到该心轴层内。将伽马沟槽图型化到该第二硬掩模层内及该心轴之间。在该伽马沟槽的侧壁上形成自对准的内间隔物,该内间隔物形成图案的一部分。将该图案蚀刻到介电质堆栈内,以形成顺着Y方向延展、并且顺着垂直X方向自对准的交替心轴与非心轴金属线阵列。该图案由该内间隔物所形成的部分是用于在非心轴线中形成一对非心轴线切口。该非心轴线切口顺着该Y方向自对准。
在本发明的另一态样中,该方法包括提供在介电质堆栈上方分别布置有第一硬掩模层、第二硬掩模层及心轴层的结构。将心轴阵列图型化到该心轴层内。将贝塔沟槽图型化到该心轴内。将伽马沟槽图型化到该第二硬掩模层内及该心轴之间。在该伽马沟槽的侧壁上形成自对准的第一与第二内间隔物,并且以贝塔沟槽插塞来填塞该贝塔沟槽。该内间隔物及贝塔沟槽插塞形成图案的一部分。将该图案蚀刻到介电质堆栈内,以形成顺着Y方向延展、并且顺着垂直X方向自对准的交替心轴与非心轴金属线阵列。该图案由该内间隔物所形成的部分在非心轴线中形成通过小于100nm的中心至中心距离(center-to-centerdistance)来分开的一对非心轴线切口。该图案由该贝塔沟槽插塞所形成的部分在心轴线中形成心轴线切口。
在本发明的另一态样中,一种用于集成电路的结构包括介电层。金属线阵列布置于该介电层中。该阵列包括:
顺着Y方向延展、并且顺着垂直X方向自对准的交替平行心轴与非心轴金属线,以及
布置于该阵列的非心轴线中的一对非心轴线切口,该对非心轴线切口是通过小于100nm的中心至中心距离来分开,并且顺着该Y方向自对准。
附图说明
搭配附图经由以下详细说明将会更完全理解本发明,其中:
图1为根据本发明在介电质堆栈上方布置有第一硬掩模层的集成电路装置用的结构处于中间制造阶段的一例示性具体实施例的简化透视图;
图2为根据本发明在该第一硬掩模层上布置有心轴层、及第二硬掩模层的图1所示结构的一例示性具体实施例的透视图;
图3为根据本发明含上有心轴图案的第一心轴光刻堆栈的图2所示结构的一例示性具体实施例的透视图;
图4为具有图型化到心轴层内的心轴的图3所示结构的一例示性具体实施例的透视图;
图5为根据本发明含内有贝塔开口图案的第二贝塔光刻堆栈的图4所示结构的一例示性具体实施例的透视图;
图6A为根据本发明在心轴中具有贝塔沟槽的图5所示结构的一例示性具体实施例的透视图;
图6B为图6A的透视俯视图;
图7为根据本发明含内有伽马开口图案的第三伽马光刻堆栈的图6A所示结构的一例示性具体实施例的透视图;
图8A为根据本发明在第二硬掩模层中具有伽马沟槽的图7所示结构的一例示性具体实施例的透视图;
图8B为图8A的透视俯视图;
图9为根据本发明上有布置间隔物层的图8A所示结构的透视图;
图10A为根据本发明各向异性蚀刻有间隔物层的图9所示结构的透视图;
图10B为图10A的透视俯视图;
图10C为图10B中沿着截面线10C-10C取看沿着Y方向的展开截面侧视图;
图10D为图10B中沿着截面线10D-10D取看的伽马沟槽沿着X方向的展开截面侧视图;
图11A为根据本发明各向异性蚀刻掉心轴以形成图案的图10A所示结构的透视图;
图11B为图11A的俯视透视图;
图12A为根据本发明第二硬掩模层的曝露部分已蚀刻掉的图11A所示结构的透视图;
图12B为图12A的俯视透视图;
图13A为根据本发明第一硬掩模层的曝露部分已各向异性蚀刻掉的图12A所示结构的透视图;
图13B为图13A的俯视透视图;以及
图14为已将该图案蚀刻到介电质堆栈的介电层内以形成交替心轴与非心轴金属线阵列的图13A所示结构的俯视图。
具体实施方式
现将说明某些例示性具体实施例以便整体理解本文所揭示方法、系统及装置其结构、功能、制造及使用的原理。附图中所示这些具体实施例的一或多项实施例。所属领域技术人员将会理解本文中具体所述、及附图中所示的方法、系统及装置是非限制性例示性具体实施例,而且本发明的范畴仅由权利要求书来界定。搭配一项例示性具体实施例所示或所述的特征可与其它具体实施例的特征组合。此类修改及变动用意是要包括于本发明的范畴内。
图1至14根据本发明,绘示透过使用单一非心轴线切割掩模在非心轴金属线中形成切口的方法的各项例示性具体实施例。
请参阅图1,介绍根据本发明的集成电路装置其结构100在中间制造阶段的一例示性具体实施例的简化图。结构100包括布置于介电质堆栈104上方的氮化钛(TiN)第一硬掩模层102。介电质堆栈104可包括许多不同的层组合,端视诸如应用要求、成本、设计偏好及类似者等因素而定。在本例示性具体实施例中,介电质堆栈104包括布置于低介电常数(k)层108上方的第一氮氧化硅介电层(第一SiON介电层)106,例如:由硅、碳、氧及氢的各种组合所组成的介电层(SiCOH层)。低k介电层108布置于蚀刻终止层110上方,例如:氮化硅(SiN)层,其也被包括于介电质堆栈104中。
介电质堆栈104布置于金属化层112上方,其含有构成用于结构100的电互连系统其中一部分的多条互连线114。金属化层112进而布置于第二SiN蚀刻终止层116上方。第二蚀刻终止层116是自基材(图未示)起向上布置于埋置层118的复杂堆栈上方。
请参阅图2,由SiN所组成的第二硬掩模层122布置于第一硬掩模层102上方。接着,由非晶硅(a-Si)所组成的心轴层120布置于第二硬掩模层122上方。
请参阅图3,心轴层120及第二硬掩模层122一旦已分别布置于第一硬掩模层102上方,下一步便是将第一心轴光刻堆栈134布置到心轴层120上。第一心轴光刻堆栈134可由数种不同层所组成,端视诸如应用要求、设计或专属偏好或类似者等参数而定。此一层堆栈包括四个薄层组成的堆栈,其包括(由上到下)阻剂层136、底端抗反射涂(BARC)层138、第二SiON介电层140以及旋涂硬掩模(SOH)层142。此SOH层142一般是由非晶碳所制成。
堆栈134一旦布置于心轴层120上方,便透过众所周知的光刻技巧,使用心轴掩模(图未示)将心轴146的平行阵列144图型化并且打印到心轴光刻堆栈134的阻剂层136内。要注意的是,在本例示性具体实施例中,心轴间的间距147(即集成电路上诸重复特征之间的中心至中心距离)设为80nm。
请参阅图4,心轴146接着通过各种众所周知的程序来蚀刻并修整以缩减心轴146的宽度(箭号148所示),在这项实施例中,为缩减至实质为20nm,并且使心轴向下延展到心轴层120内。于程序流程的这个阶段,即使心轴146的宽度148已缩减至20nm,80nm的间距147仍没有改变。要注意的重点是,心轴146最终将用于在低k介电层108中形成交替的心轴金属线204、208与非心轴金属线202、206(图14最清楚)的阵列200。
为了能够在剩余步骤中将特征选择性蚀刻到各层件120、122内,心轴层120(且连带心轴146)、及第二硬掩模层122具有不同的材料组成。在此特定例示性具体实施例中,第二硬掩模层122选用的材料是氮化硅(SiN),而心轴146选用的材料是非晶硅(a-Si)。然而,所属领域技术人员将知道有许多其它材料可以使用。
请参阅图5,第二贝塔光刻堆栈149布置于结构100上方。接下来,第一心轴线切割掩模(图未示)用于将贝塔开口150图型化并打印到堆栈149的阻剂层152的预定位置内。
贝塔开口150最后将用于在布置于低k介电层108中的交替心轴与非心轴金属线202、204、206、208(即202至208)的阵列200的所选择心轴线204中形成单一心轴线切口210(图14最清楚)。如此,贝塔开口150的宽度153将实质等于单一心轴线切口210的宽度212,贝塔开口150是为了该单一心轴线切口而遭到图型化。另外,贝塔开口150安置成使得其直接位于所选择心轴线204上面,并且横跨所选择心轴线204的整个宽度顺着X方向201(图14最清楚)横向延展。
要注意的重点是,有诸如SRAM胞元的应用可以不需要心轴线切口。在此类例子中,将不需要第二贝塔光刻堆栈149或图型化贝塔开口150,并且程序流程可跳到图7。
请参阅图6A及6B,一旦完成光刻程序,并且在阻剂层152内刻出贝塔开口150,便利用诸如反应性离子蚀刻(RIE)的各向异性蚀刻程序,在阵列144的心轴146中完全选择性蚀刻贝塔沟槽154。最终会将贝塔沟槽154的形状作为阻挡物进一步向下转移至低k介电层,以形成先前所述的单一心轴线切口210。
由于心轴146与蚀刻掩模层122有不同的材料组成,因此可选择形成贝塔沟槽154的蚀刻程序,使得其仅影响a-Si心轴146,但不影响SiN第二硬掩模层122。因为间距仍然是80nm,所以光刻程序的覆盖控制是用于对贝塔沟槽154进行尺寸调整并定位,并且准确到足以防止此蚀刻程序顺着X方向过度伸展超过心轴146的间已曝露的蚀刻掩模122的整个宽度(如宽度箭号156所示),导致自对准。
请参阅图7,第三伽马光刻堆栈158布置于结构100上方。接着,第二非心轴线切割掩模(图未示)用于将伽马开口160图型化并打印到堆栈158的阻剂层162的预定位置内。
要注意的重点是,伽马开口160的宽度161大于贝塔开口150的宽度153。如将于本文中更详细解释的是,伽马开口160相对于贝塔开口150较大的理由在于,伽马开口160最终将会用于图型化第一非心轴线切口214及第二非心轴线切口216(图14最清楚)。该对第一与第二非心轴线切口214、216将布置于金属线阵列200的所选择非心轴线206中。这对切口214、216将顺着Y方向203彼此自对准(图14最清楚),并且顺着Y方向通过可小于100nm的中心至中心距离218隔开。如此,伽马开口160的宽度161必须实质等于第一非心轴线切口214的宽度220加第二非心轴线切口216的宽度222的组合宽度226(图14最清楚)再加上切口214、216之间的边缘至边缘距离(edge-to-edge distance)224。假设非心轴线切口宽度220与222相等,则可认为伽马开口160的宽度161(及如图14所示的组合宽度226)实质等于非心轴线切口的宽度(220或222)加上介于切口214、216之间的中心至中心距离218。
请参阅图8A及8B,一旦完成第三光刻程序,并且在阻剂层162内刻出伽马开口160,便利用诸如RIE的另一各向异性蚀刻程序,将伽马沟槽164选择性蚀刻完全进到并穿过第二硬掩模层122,以使第一硬掩模层102的顶端表面曝露(图8B最清楚)。更精确地说,伽马沟槽164是在心轴146的间的硬掩模层122的曝露区中遭受蚀刻,并且向下延展至第一硬掩模层102的顶端表面。伽马沟槽164的宽度165实质等于已曝露第二硬掩模层122的宽度156。伽马沟槽164最终会被进一步向下图型化至低k介电层,以形成先前所述自对准的非心轴线切口214与216。
由于心轴146与硬掩模层122有不同的材料组成,因此可选择形成伽马沟槽164的蚀刻程序,使得其仅影响SiN第二硬掩模层122,但不影响a-Si心轴146。因为间距仍然是80nm,所以光刻程序的覆盖控制是用于对伽马沟槽164进行尺寸调整并定位,并且准确到足以防止此蚀刻程序顺着X方向过度伸展超过心轴146的间已曝露的第二硬掩模层122的整个宽度156加上两个相邻心轴146的宽度148,导致自对准。
请参阅图9,接下来,具有实质均匀的间隔物层厚度167的间隔物层166布置于结构100上方。在这项实施例中,间隔物层166为二氧化硅(SiO2)薄层,其保形涂布于心轴146、已曝露第二硬掩模层122、及伽马沟槽164内已曝露第一硬掩模层102上方。间隔物层166的SiO2材料组成在选择方面与心轴层120及蚀刻掩模层122的材料组成不同。间隔物层166也可使用其它材料。然而,高度理想的是,间隔物层166的材料组成有足以在心轴层120(连带还有心轴146)、第二硬掩模层122与间隔物层166的任何组合间实现选择性蚀刻的差异。
要注意的重点是,间隔物层166以SiO2填充贝塔沟槽154,但未填充更宽的伽马沟槽164。因此,贝塔沟槽154中形成贝塔沟槽插塞168(图10A及图10B最清楚)。相比之下,伽马沟槽164因其宽度165更大而未遭填塞。反而,间隔物层166保形涂布伽马沟槽164的底板(即伽马沟槽164内第一硬掩模层102的顶端表面),而未完全填塞伽马沟槽164。间隔物层166可通过诸如原子层沉积(ALD)程序的沉积程序来涂敷,其可精确控制间隔物层厚度167。在本具体实施例中,此间隔物层厚度控制为实质20nm。
请参阅图10A、10B、10C及10D,其中:图10A为图9所示结构100在遭到各向异性蚀刻之后的透视图;图10B为图10A的透视俯视图;以及图10C为图10B中沿着截面线10C-10C取看沿着Y方向的展开截面侧视图。亦注意图10D为伽马沟槽164图10B中沿着截面线10D-10D取看沿着X方向的展开截面侧视图。
间隔物层166为例如通过RIE程序进行各向异性蚀刻,以使第二硬掩模层122的顶端表面的部分曝露,并且使心轴146的上表面曝露。各向异性蚀刻亦使贝塔沟槽插塞168的部分曝露。各向异性蚀刻程序亦使伽马沟槽164内第一硬掩模层102的顶端表面之一部分179曝露。
再者,此各向异性蚀刻程序形成布置于心轴146的侧壁上、并且顺着Y方向纵向延展的第一间隔物172的阵列(图10B最清楚)。由于各向异性蚀刻程序仅顺着垂直方向进行蚀刻,因此剩余的第一间隔物具有的间隔物宽度174(图10C最清楚)实质等于原来20nm的间隔物层厚度167。另外,由于介于间隔物172之间的间隔是由心轴146的侧壁的现有结构所界定(图10B最清楚),因此将间隔物172视为顺着X方向自对准。
重要的是,各向异性蚀刻程序亦形成布置于伽马沟槽164的内侧壁178上的一对第二内间隔物176,而不是受到填塞(图10D最清楚)。由于介于内间隔物176之间的间隔是由伽马沟槽164的侧壁178的现有结构所界定,因此将内间隔物176视为顺着Y方向自对准。
另外,第一硬掩模102的顶端表面的曝露部分179顺着Y方向通过预定边缘至边缘距离180将内间隔物176分开。因此,伽马沟槽164内硬掩模层102的曝露部分179形成伽马沟槽164的底板。再次地,由于各向异性蚀刻程序仅顺着垂直方向进行蚀刻,因此第二内间隔物176具有与第一间隔物172相同的间隔物宽度174,其实质等于原来20nm的间隔物层厚度167。
如将于本文中更详细解释的是,内间隔物176的形状将作为阻挡物向下转移以形成第一与第二非心轴线切口214与216,其中间隔物宽度174将会决定非心轴线切口宽度220、222,并且介于内间隔物176之间的预定距离180将会决定介于非心轴线切口214与216之间的边缘至边缘距离224。
有帮助的是,由自对准的内间隔物176形成非心轴线切口214、216不因光刻分辨率而受限制。因此,可使介于非心轴线切口214、216之间的中心至中心距离218远小于100nm。更具体地说,介于切口214、216之间的中心至中心距离218可小于50nm,或甚至小于25nm。
请参阅图11A与11B,将a-Si心轴146选择性蚀刻掉,仅留下第一间隔物172、贝塔沟槽插塞168及内间隔物176。此蚀刻程序造成阵列200的图案182(图14最清楚)在第二硬掩模层122上方出现。
请具体参阅图11B,其展示图案182的俯视图,图案182的第二硬掩模层122的曝露部分将会界定阵列200的交替的心轴金属线204、208与非心轴金属线202、206。图案182的第一间隔物172将会界定金属线200至208之间的距离。图案182的贝塔沟槽插塞168将会界定心轴线切口210。图案182的内间隔物176将会界定自对准的非心轴线切口214与216。最后,图案182的第一硬掩模层102的曝露部分179的边缘至边缘距离180将会界定介于非心轴线切口214、216之间的边缘至边缘距离218。
此外,移除心轴146后,结构100上的第一间隔物172的阵列的间距现为心轴146阵列之间距的一半。亦即,结构100上的间距已由80nm减半为40nm。虽然本实施例展示80nm的心轴间距及40nm的间隔物间距,但所属领域技术人员将知道,本图案形成方法可配合其它间距使用。举例而言,心轴阵列可具有100nm或更小的间距,而间隔物阵列可具有50nm或更小的间距。
请参阅图12A及12B,现将第二硬掩模层122的曝露部分各向异性蚀刻掉,以使得图案182此时位在第一硬掩模层102上方。接着请参阅图13A与13B,将第一硬掩模层102的曝露部分各向异性蚀刻掉,以直接在介电质堆栈104的第一SION介电层106上方形成图案182。
此形成图案182的方法的附加效益在于,可在单一整合型蚀刻程序中完成循序选择性蚀刻以移除a-Si心轴146、SiN第二硬掩模层122的曝露部分、及TiN第一硬掩模层102的曝露部分。亦即,透过众所周知的RIE技巧,此RIE程序的反应性电浆可随着其穿透心轴146、第二硬掩模层122及第一硬掩模层102而改变组成,以在介电质堆栈104顶端的第一介电层106终止。
第一硬掩模层102是由TiN所组成,对于硬掩模层102上面及下面其它材料因而非常具有蚀刻选择性。因此,第一硬掩模层102上面的所有其它材料全都可使用众所周知的技巧来轻易地剥除掉,以使TiN第一硬掩模层中的图案182曝露。于此程序点,已准备蚀刻图案182以在低k介电层108中形成沟槽(图未示)。该沟槽接着将会金属化以形成图14的金属阵列200。
请参阅图14,在本具体实施例中,金属线阵列200为此时形成到低k介电层108内的典型SRAM胞元。该阵列包括交替的心轴金属线204、208及非心轴金属线202、206,其顺着X方向自对准。在此例示性具体实施例中,各金属线202至208为20nm厚,并且相隔20nm的距离,因此,重复间距为40nm。心轴线204包括单一、非对准心轴线切口210,其具有切口宽度212。
非心轴线206此时包括两个非心轴线切口214与216,其分别具有与间隔物层宽度167、及间隔物宽度174实质相等的切口宽度220、222。在此特定具体实施例中,切口宽度220、222实质为20nm。切口214与216有帮助地顺着Y方向自对准,因为其是由先前自对准的内间隔物176所形成。此外,有帮助的是,由于非心轴线切口214、216是由自对准的内间隔物176所形成,所以其形成程序因而不受光刻分辨率所限制。因此,可使介于非心轴线切口214、216之间的中心至中心距离218远小于100nm。更具体地说,介于切口214、216之间的中心至中心距离218可远小于50nm,或甚至小于25nm。
也有帮助的是,非心轴线切口是透过使用单一非心轴线切割掩模所形成。施作单独非心轴线切口并未用到另外的切割掩模。结果是,得以避免附加切割掩模的成本,与使用附加切割掩模相关联的光刻覆盖问题也得以避免。
虽然已参照特定具体实施例说明本发明,应了解的是,仍可在所述发明概念的精神与范畴内施作许多变更。因此,本发明的用意不在于限制所述具体实施例,而是要具有以下权利要求书内容所界定的完全范畴。

Claims (20)

1.一种方法,包含:
提供在介电质堆栈上方分别布置有第一硬掩模层、第二硬掩模层及心轴层的结构;
将心轴阵列图型化到该心轴层内;
将伽马沟槽图型化到该第二硬掩模层内及该心轴之间;
在该伽马沟槽的侧壁上形成自对准的内间隔物,该内间隔物形成图案的一部分;以及
将该图案蚀刻到该介电质堆栈内以形成顺着Y方向延展、并顺着垂直X方向自对准的交替心轴与非心轴金属线阵列,该图案的由该内间隔物所形成的部分形成位在非心轴线中的一对非心轴线切口,该非心轴线切口顺着该Y方向自对准。
2.如权利要求1所述的方法,其中,该非心轴线切口是通过100nm或更小的中心至中心距离来分开。
3.如权利要求1所述的方法,其中,该非心轴线切口是通过50nm或更小的中心至中心距离来分开。
4.如权利要求1所述的方法,包含:
在该结构上方布置伽马光刻堆栈;
利用单一非心轴线切割掩模将伽马开口图型化到该伽马光刻堆栈内;以及
各向异性蚀刻该伽马光刻堆栈,以将该伽马沟槽形成到该第二硬掩模层内。
5.如权利要求4所述的方法,其中,该非心轴线切口具有相等宽度,该方法包含:
将该伽马沟槽图型化成具有等于非心轴线切口之间的中心至中心距离加上非心轴线切口的宽度的伽马沟槽宽度。
6.如权利要求5所述的方法,包含:
在该伽马沟槽上方布置间隔物层,该间隔物层具有间隔物层厚度;
各向异性蚀刻该间隔物层以形成该内间隔物,并且使该伽马沟槽内、及介于该内间隔物之间的该第一硬掩模层曝露,该内间隔物具有与该间隔物层的该厚度相等的宽度、并且是通过该伽马沟槽内的边缘至边缘距离来分开。
7.如权利要求6所述的方法,其中,该内间隔物宽度等于该非心轴线切口的该宽度,并且介于该内间隔物之间的该边缘至边缘距离等于介于该非心轴线切口之间的边缘至边缘距离。
8.如权利要求1所述的方法,包含:
将贝塔沟槽图型化到该心轴内;
在该结构上方布置间隔物层以形成位在该贝塔沟槽内的贝塔沟槽插塞,该贝塔沟槽插塞形成该图案的一部分;以及
将该图案蚀刻到该介电质堆栈内以形成交替心轴与非心轴金属线阵列,该图案由该贝塔沟槽插塞所形成的部分形成位在心轴线中的心轴线切口。
9.如权利要求8所述的方法,包含:
在该结构上方布置贝塔光刻堆栈;
利用单一心轴线切割掩模将贝塔开口图型化到该贝塔光刻堆栈内;以及
各向异性蚀刻该贝塔光刻堆栈,以将该贝塔沟槽形成到该心轴内。
10.一种方法,包含:
提供在介电质堆栈上方分别布置有第一硬掩模层、第二硬掩模层及心轴层的结构;
将心轴阵列图型化到该心轴层内;
将贝塔沟槽图型化到该心轴内,并且将伽马沟槽图型化到该第二硬掩模层内及该心轴之间;
在该伽马沟槽的侧壁上形成自对准的第一与第二内间隔物,并且以贝塔沟槽插塞来填塞该贝塔沟槽,该内间隔物及贝塔沟槽插塞形成图案的一部分;
将该图案蚀刻到该介电质堆栈内以形成顺着Y方向延展、并顺着垂直X方向自对准的交替心轴与非心轴金属线阵列,该图案的由该内间隔物所形成的部分在非心轴线中形成通过小于100nm的中心至中心距离来分开的一对非心轴线切口,该图案由该贝塔沟槽插塞所形成的部分在心轴线中形成心轴线切口。
11.如权利要求10所述的方法,其中,该对非心轴线切口顺着该Y方向自对准。
12.如权利要求10所述的方法,其中,该非心轴线切口是通过25nm或更小的中心至中心距离来分开。
13.如权利要求10所述的方法,其中,该非心轴线切口具有相等宽度,该方法包含:
将该伽马沟槽图型化成具有等于非心轴线切口之间的中心至中心距离加上非心轴线切口的宽度的伽马沟槽宽度。
14.如权利要求第10所述的方法,包含:
在图型化该贝塔沟槽与伽马沟槽之后,于该结构上方布置间隔物层,该间隔物层具有实质均匀的间隔物层厚度;以及
各向异性蚀刻该间隔物层以形成:
位在该心轴的侧壁上的第一间隔物,
位在该伽马沟槽的该侧壁上的该内间隔物;
该第一硬掩模层在该伽马沟槽内的曝露部分,该第一硬掩模层的该曝露部分在该第一与第二内间隔物之间界定边缘至边缘距离,以及
该贝塔沟槽插塞。
15.如权利要求14所述的方法,包含移除该心轴以形成图案,该图案包括该第一间隔物、该内间隔物、该第一硬掩模层在该伽马沟槽内的该曝露部分、该贝塔沟槽插塞、以及该第二硬掩模层在该第一间隔物之间的曝露部分。
16.如权利要求15所述的方法,包含:
将该图案各向异性蚀刻到该介电质堆栈内以形成该交替心轴与非心轴金属线阵列;
其中,该金属线是由该第二硬掩模层介于该第一间隔物之间的该曝露部分所形成。
17.一种用于集成电路的结构,该结构包含:
介电层;以及
金属线阵列,布置于该介电层中,该阵列包括:
交替平行心轴与非心轴金属线,顺着Y方向延展、并且顺着垂直X方向自对准,以及
一对非心轴线切口,布置于该阵列的非心轴线中,该对非心轴线切口是通过小于100nm的中心至中心距离来分开,并且顺着该Y方向自对准。
18.如权利要求17所述的结构,其中,该对非心轴线切口是通过小于50nm的中心至中心距离来分开。
19.如权利要求17所述的结构,包含心轴线切口,布置于该阵列的心轴线中。
20.如权利要求17所述的结构,其中,该结构包含SRAM胞元。
CN201710860025.2A 2016-09-21 2017-09-21 在金属线的阵列的非心轴线中形成自对准切口的设备及方法 Active CN107863324B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/271,475 2016-09-21
US15/271,475 US9818640B1 (en) 2016-09-21 2016-09-21 Apparatus and method of forming self-aligned cuts in a non-mandrel line of an array of metal lines

Publications (2)

Publication Number Publication Date
CN107863324A true CN107863324A (zh) 2018-03-30
CN107863324B CN107863324B (zh) 2021-07-30

Family

ID=60255757

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710860025.2A Active CN107863324B (zh) 2016-09-21 2017-09-21 在金属线的阵列的非心轴线中形成自对准切口的设备及方法

Country Status (3)

Country Link
US (1) US9818640B1 (zh)
CN (1) CN107863324B (zh)
TW (1) TWI644394B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110931352A (zh) * 2018-09-20 2020-03-27 台湾积体电路制造股份有限公司 形成集成电路装置的方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9748251B1 (en) * 2016-11-15 2017-08-29 Globalfoundries Inc. Methods of forming semiconductor devices using semi-bidirectional patterning
EP3367429A1 (en) * 2017-02-27 2018-08-29 IMEC vzw A method for defining patterns for conductive paths in a dielectric layer
US10199270B2 (en) * 2017-05-25 2019-02-05 Globalfoundries Inc. Multi-directional self-aligned multiple patterning
US10347583B1 (en) 2018-01-02 2019-07-09 Globalfoundries Inc. Methods of patterning dielectric layers for metallization and related structures
CN109087894A (zh) * 2018-07-17 2018-12-25 武汉华星光电半导体显示技术有限公司 柔性显示器
US10867842B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for shrinking openings in forming integrated circuits
EP3660890B1 (en) 2018-11-27 2021-08-11 IMEC vzw A method for forming an interconnection structure
US11069564B2 (en) 2019-04-09 2021-07-20 International Business Machines Corporation Double metal patterning
US11227792B2 (en) 2019-09-19 2022-01-18 International Business Machines Corporation Interconnect structures including self aligned vias
US11276639B2 (en) 2020-01-22 2022-03-15 International Business Machines Corporation Conductive lines with subtractive cuts
US11195795B1 (en) 2020-06-03 2021-12-07 International Business Machines Corporation Well-controlled edge-to-edge spacing between adjacent interconnects

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120118854A1 (en) * 2010-11-12 2012-05-17 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
CN102906860A (zh) * 2010-05-28 2013-01-30 应用材料公司 平坦化蚀刻硬掩模以增加图案密度与纵横比
WO2014032338A1 (zh) * 2012-08-28 2014-03-06 中国科学院微电子研究所 半导体结构及其制造方法
US20150056800A1 (en) * 2013-08-20 2015-02-26 Bencherki Mebarki Self-aligned interconnects formed using substractive techniques
CN104425214A (zh) * 2013-08-20 2015-03-18 台湾积体电路制造股份有限公司 集成电路布局以及具有双重图案的方法
CN104658893A (zh) * 2013-11-22 2015-05-27 台湾积体电路制造股份有限公司 具有减小的间距和线间隔的集成电路及其形成方法
US20150318331A1 (en) * 2012-09-21 2015-11-05 Micron Technology, Inc. Method, system and device for recessed contact in memory array
CN105390435A (zh) * 2014-08-20 2016-03-09 格罗方德半导体公司 自对准的后段工艺切口

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4339946B2 (ja) 1999-01-08 2009-10-07 パナソニック株式会社 半導体装置の製造方法
US6967140B2 (en) 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US7247570B2 (en) 2004-08-19 2007-07-24 Micron Technology, Inc. Silicon pillars for vertical transistors
KR100615575B1 (ko) 2004-09-10 2006-08-25 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 배치 방법
US7183142B2 (en) 2005-01-13 2007-02-27 International Business Machines Corporation FinFETs with long gate length at high density
US7964107B2 (en) 2007-02-08 2011-06-21 Micron Technology, Inc. Methods using block copolymer self-assembly for sub-lithographic patterning
JP2008227360A (ja) 2007-03-15 2008-09-25 Elpida Memory Inc 半導体装置の製造方法
US8802451B2 (en) 2008-02-29 2014-08-12 Avalanche Technology Inc. Method for manufacturing high density non-volatile magnetic memory
US7969776B2 (en) 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8367501B2 (en) 2010-03-24 2013-02-05 Alpha & Omega Semiconductor, Inc. Oxide terminated trench MOSFET with three or four masks
KR101159954B1 (ko) 2010-04-15 2012-06-25 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
US8298943B1 (en) 2011-05-27 2012-10-30 International Business Machines Corporation Self aligning via patterning
JP6087506B2 (ja) 2012-01-31 2017-03-01 キヤノン株式会社 描画方法及び物品の製造方法
US9252021B2 (en) 2012-02-09 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for patterning a plurality of features for Fin-like field-effect transistor (FinFET) devices
US9006107B2 (en) 2012-03-11 2015-04-14 United Microelectronics Corp. Patterned structure of semiconductor device and fabricating method thereof
KR20140008863A (ko) 2012-07-12 2014-01-22 에스케이하이닉스 주식회사 더블 spt를 이용한 반도체 소자의 미세패턴 형성방법
US8883646B2 (en) 2012-08-06 2014-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Self-assembled monolayer for pattern formation
US9269747B2 (en) 2012-08-23 2016-02-23 Micron Technology, Inc. Self-aligned interconnection for integrated circuits
US9012287B2 (en) 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US9362133B2 (en) 2012-12-14 2016-06-07 Lam Research Corporation Method for forming a mask by etching conformal film on patterned ashable hardmask
US8869090B2 (en) 2013-03-11 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Stretch dummy cell insertion in FinFET process
US8932957B2 (en) 2013-03-12 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US9023695B2 (en) 2013-03-14 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning features of a semiconductor device
US9240346B2 (en) 2013-03-14 2016-01-19 Taiwan Semiconductor Manufacturing Co., Ltd. Double patterning method
US9165770B2 (en) 2013-09-26 2015-10-20 GlobalFoundries, Inc. Methods for fabricating integrated circuits using improved masks
US9349604B2 (en) 2013-10-20 2016-05-24 Tokyo Electron Limited Use of topography to direct assembly of block copolymers in grapho-epitaxial applications
US9093386B2 (en) 2013-11-20 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer-damage-free etching
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR102377372B1 (ko) * 2014-04-02 2022-03-21 어플라이드 머티어리얼스, 인코포레이티드 인터커넥트들을 형성하기 위한 방법
US9257282B2 (en) 2014-05-02 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9123656B1 (en) 2014-05-13 2015-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Organosilicate polymer mandrel for self-aligned double patterning process
US9454631B2 (en) 2014-05-23 2016-09-27 International Business Machines Corporation Stitch-derived via structures and methods of generating the same
US20160049307A1 (en) 2014-08-15 2016-02-18 Yijian Chen Patterning method for IC fabrication using 2-D layout decomposition and synthesis techniques
US9263325B1 (en) 2014-08-20 2016-02-16 Globalfoundries Inc. Precut metal lines
US9209279B1 (en) 2014-09-12 2015-12-08 Applied Materials, Inc. Self aligned replacement fin formation
KR20160034492A (ko) 2014-09-19 2016-03-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법 및 이를 이용하여 형성된 반도체 소자
US9530637B2 (en) 2014-10-05 2016-12-27 Applied Materials, Inc. Fin structure formation by selective etching
US9673055B2 (en) 2015-02-04 2017-06-06 Globalfoundries Inc. Method for quadruple frequency FinFETs with single-fin removal
US9449880B1 (en) 2015-02-26 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin patterning methods for increased process margin
US9406775B1 (en) 2015-04-27 2016-08-02 Globalfoundries Inc. Method for creating self-aligned compact contacts in an IC device meeting fabrication spacing constraints

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102906860A (zh) * 2010-05-28 2013-01-30 应用材料公司 平坦化蚀刻硬掩模以增加图案密度与纵横比
US20120118854A1 (en) * 2010-11-12 2012-05-17 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
WO2014032338A1 (zh) * 2012-08-28 2014-03-06 中国科学院微电子研究所 半导体结构及其制造方法
US20150318331A1 (en) * 2012-09-21 2015-11-05 Micron Technology, Inc. Method, system and device for recessed contact in memory array
US20150056800A1 (en) * 2013-08-20 2015-02-26 Bencherki Mebarki Self-aligned interconnects formed using substractive techniques
CN104425214A (zh) * 2013-08-20 2015-03-18 台湾积体电路制造股份有限公司 集成电路布局以及具有双重图案的方法
CN104658893A (zh) * 2013-11-22 2015-05-27 台湾积体电路制造股份有限公司 具有减小的间距和线间隔的集成电路及其形成方法
CN105390435A (zh) * 2014-08-20 2016-03-09 格罗方德半导体公司 自对准的后段工艺切口

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110931352A (zh) * 2018-09-20 2020-03-27 台湾积体电路制造股份有限公司 形成集成电路装置的方法
CN110931352B (zh) * 2018-09-20 2022-08-05 台湾积体电路制造股份有限公司 形成集成电路装置的方法

Also Published As

Publication number Publication date
CN107863324B (zh) 2021-07-30
US9818640B1 (en) 2017-11-14
TW201814829A (zh) 2018-04-16
TWI644394B (zh) 2018-12-11

Similar Documents

Publication Publication Date Title
CN107863324A (zh) 在金属线的阵列的非心轴线中形成自对准切口的设备及方法
CN107863308A (zh) 在金属线的阵列的心轴及非心轴线中形成自对准切口的设备及方法
DE102015110028B4 (de) Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur und Verfahren zu ihrer Herstellung
US9536778B2 (en) Self-aligned double patterning process for metal routing
CN104658893B (zh) 具有减小的间距和线间隔的集成电路及其形成方法
KR101915370B1 (ko) 라인들을 정확하게 컷팅하기 위한 그래포-에피택셜 유도성 자기 조립의 사용
DE102016123943A1 (de) Halbleiterverfahren und -vorrichtungen
DE102019200054B4 (de) Verfahren zum Strukturieren von Metallisierungsleitungen mit variabler Breite
JP4789158B2 (ja) 半導体装置の製造方法、及び半導体装置
CN107863295A (zh) 在集成电路中形成ana区域的方法
CN107452673A (zh) 形成用于心轴及非心轴互连线的自对准连续性区块的方法
US10256110B2 (en) Self-aligned patterning process utilizing self-aligned blocking and spacer self-healing
CN108666207B (zh) 制作半导体元件的方法
CN107393866A (zh) 用于在集成电路中的互连线及相关连续性区块形成图案的方法
DE102016118062A1 (de) Halbleiter-Bauelement und Verfahren zu seiner Herstellung
TW201834003A (zh) 單鰭片之自對準切割方法
DE102021101243A1 (de) Speicherblock-kanalregionen
US10103166B1 (en) Semiconductor device and critical dimension defining method thereof
JP2013065772A (ja) 半導体装置の製造方法
US9847227B2 (en) Method for forming patterns of semiconductor device
US20160118295A1 (en) Method for Forming Contact Vias
CN104124149A (zh) 半导体器件的形成方法
DE112020006213T5 (de) Selbstausgerichtete Randpassivierung für eine stabile Verbindung eines resistiven Speichers mit wahlfreiem Zugriff
US8114778B2 (en) Method of forming minute patterns in semiconductor device using double patterning
DE102017127390A1 (de) Halbleitervorrichtung und Verfahren

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20210308

Address after: California, USA

Applicant after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: Greater Cayman Islands, British Cayman Islands

Applicant before: GF

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant