JP2008258493A - 半導体記憶装置の配線の形成方法 - Google Patents

半導体記憶装置の配線の形成方法 Download PDF

Info

Publication number
JP2008258493A
JP2008258493A JP2007100670A JP2007100670A JP2008258493A JP 2008258493 A JP2008258493 A JP 2008258493A JP 2007100670 A JP2007100670 A JP 2007100670A JP 2007100670 A JP2007100670 A JP 2007100670A JP 2008258493 A JP2008258493 A JP 2008258493A
Authority
JP
Japan
Prior art keywords
film
core material
wiring
forming
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007100670A
Other languages
English (en)
Inventor
Tatsuya Kato
竜也 加藤
Takashi Kito
傑 鬼頭
Mitsuru Sato
充 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007100670A priority Critical patent/JP2008258493A/ja
Publication of JP2008258493A publication Critical patent/JP2008258493A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】 メモリセル部と周辺回路部とを少ない工程で形成できるとともに微細な配線を形成可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板の上方に第1絶縁膜2、第2絶縁膜3が順次形成される。第2絶縁膜のメモリセル部の配線形成予定領域の上方の部分および周辺回路部の配線形成予定領域の上方の部分を除去することによって、メモリセル部および周辺回路部において第1心材膜3および第2心材膜3がそれぞれ形成される。第1、第2心材膜3の側壁上に側壁膜13が形成される。第2心材膜3のエッチングレートを第1心材膜3と異ならせることによって第3心材膜3aが形成される。第3心材膜3aを残しながら第1心材膜3が除去される。第3心材膜3aおよび側壁膜13とマスクとして第1絶縁膜2の一部を除去することによって第1絶縁膜3内に配線溝21、22が形成される。配線溝21、22が導電材料23、24で埋め込まれる。
【選択図】 図6

Description

本発明は、半導体記憶装置の製造方法に関し、例えばメモリセル部と周辺回路部とを有する半導体記憶装置の配線の形成方法に関する。
半導体装置が有する配線は、半導体基板上に設けられた層間絶縁膜内に形成されている。配線は、一般に、層間絶縁膜の一部に形成された溝に導電材料を埋め込むことによって形成される。この配線溝の形成は、リソグラフィー技術を用いて形成される。より詳しくは、層間絶縁膜上にマスク材が形成され、マスク材に配線溝に対応する開口を有するパターンがリソグラフィー技術によって転写され、マスク材の開口を介して層間絶縁膜をエッチングすることによって配線溝が形成される。このため、配線溝の寸法、ひいては配線の寸法は、リソグラフィー技術によって規定される。より具体的には、あるリソグラフィー技術が達成可能な最小寸法のラインアンドスペースパターンが有する寸法より小さい寸法およびピッチの配線を形成できない。リソグラフィー技術の進歩は、そう容易ではなく、このため、配線のさらなる微細化が困難となっている。
リソグラフィー技術によって作製可能な、マスク材におけるパターンおよび開口の最小寸法は、リソグラフィー装置によって異なる。一般に、高価な装置は、より小さな最小寸法での加工が可能である。しかしながら、通常、高価な装置を用いることは、この装置を用いて製造された半導体装置の製造コストの上昇に繋がる。
そこで、あるリソグラフィー装置によって加工されたマスク材における最小寸法に直接規定されない寸法の配線を形成する方法が提案されている。その技術の1つに、いわゆる側壁転写プロセスが挙げられる。側壁転写プロセスの概略を、特許文献1の図1を用いて説明する。特許文献1の図1に示されているように、加工対象としての被エッチング基板1上に、リソグラフィー技術を用いて、パターンを有するレジスト細条2が形成される。レジスト細条2の寸法は、リソグラフィー技術が達成可能な最小寸法によって規定されている。次に、レジスト細条2の側壁上に、例えばゲート電極上の側壁絶縁膜の作製プロセスを利用して、サイドウォール3aが形成される。次に、レジスト細条2が除去される。そして、レジスト細条2の除去の結果、被エッチング基板上に残存する細線状エッチングレジストマスク3bをマスクとして、被エッチング基板1がエッチングされる。
細線状エッチングレジストマスク3bの幅は、リソグラフィー技術によって制限されない。このため、細線状エッチングレジストマスク3bの幅を小さくすることによって、配線溝の幅を小さくできる。側壁転写プロセスを用いて作製されたマスクの開口の幅は、リソグラフィー技術だけで形成されたマスクの開口の幅より小さい。よって、側壁転写プロセスを用いて形成された配線の幅は、リソグラフィー技術のみを用いて形成された配線の幅より小さい。
一方、半導体装置の製造においては、考慮すべき別の点がある。半導体装置、特に半導体記憶装置は、一般に、メモリセル部と周辺回路部とを有する。メモリセル部にはメモリセルが形成され、周辺回路部にはメモリセルの動作に必要な周辺回路が形成される。メモリセルおよび周辺回路に求められる特性、形状等が異なるため、メモリセル部を形成するのに必要な工程と、周辺回路部を形成するのに必要な工程とは異なる。しかしながら、より少ない工程で半導体装置を製造するために、メモリセル部の形成のための工程と周辺回路部の形成のための工程とを、可能な限り共通にすることが求められる。すなわち、より少ない工程で、メモリセル部と周辺回路部とを形成可能な製造工程が望ましい。
特開平6-77180号公報
本発明は、メモリセル部と周辺回路部とを少ない工程で形成できるとともに微細な配線を形成可能な半導体装置の配線の形成方法を提供しようとするものである。
本発明の一態様による半導体記憶装置の配線の形成方法は、(1)半導体基板の上方に第1絶縁膜、第2絶縁膜を順次形成する工程と、(2)前記第2絶縁膜のメモリセル部の配線形成予定領域の上方の部分および周辺回路部の配線形成予定領域の上方の部分を除去することによって、メモリセル部および周辺回路部において第1心材膜および第2心材膜をそれぞれ形成する工程と、(3)前記第1、第2心材膜の側壁上に側壁膜を形成する工程と、(4)前記第2心材膜のエッチングレートを第1心材膜と異ならせることによって第3心材膜を形成する工程と、(5)前記第3心材膜を残しながら前記第1心材膜を除去する工程と、(6)前記第3心材膜および前記側壁膜とマスクとして前記第1絶縁膜の一部を除去することによって前記第1絶縁膜内に配線溝を形成する工程と、(7)前記配線溝を導電材料で埋め込む工程と、を具備することを特徴とする。
本発明によれば、メモリセル部と周辺回路部とを少ない工程で形成できるとともに微細な配線を形成可能な半導体装置の配線の形成方法を提供できる。
本発明者等は、本発明の開発の過程において、メモリセル部と周辺回路部とを少ない工程で形成できるとともに微細な配線を形成可能な半導体記憶装置の製造方法について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
図13(a)、図13(b)乃至図16(a)、図16(b)は、側壁転写プロセスを用いつつ、メモリセル部と周辺回路部とを同時に作製しようとする際に考えられる工程を順に示している。図13(a)乃至図13(a)は、そのような製造方法の工程を順に示す平面図である。図16(b)乃至図16(b)は、メモリセル部、メモリセル端部、周辺回路部は、図13(a)乃至図16(a)のA−A線、B−B線、C−C線に沿った断面構造に対応する。
図13(a)、図13(b)に示すように、下地層101上に、層間絶縁膜102、心材膜103、レジスト膜104が順次形成される。次に、リソグラフィーおよびエッチングによって、レジスト膜104に開口105が形成される。開口105は、セル部での配線溝を形成するために形成される。セル部での配線溝のピッチは、半導体記憶装置のメモリ容量を上げるために非常に狭くなっており、このため、開口105の形成位置は厳密に制御される必要がある。よって、この開口形成工程には高精度の制御が求められる。
次に、図14(a)、図14(b)に示すように、レジスト膜104をマスクとして、心材膜103がエッチングされる。次に、レジスト膜104が除去される。次に、心材膜103の側壁を後退させる(スリミング)ことによって、心材膜103内の開口106が広げられる。なお、開口106の形成はレジスト膜104の側壁を後退させることで行っても良いし、レジスト膜104をマスクに心材膜103を加工しながら同時に心材膜103の側壁を後退させることで行っても良い。
次に、図15(a)、図15(b)に示すように、心材膜103の側壁上に側壁材111が形成され、次いで、心材膜103が除去される。次に、層間絶縁膜102上にマスク材112が形成される。次に、リソグラフィーおよびエッチングによって、マスク材112の、周辺回路部の配線形成予定領域の上方に開口113が形成される。この開口113の形成位置も厳密に制御される必要があるので、この開口形成工程も高精度の制御が求められる。
次に、図16(a)、図16(b)に示すように、マスク材112を用いたエッチングによって配線溝が形成され、次いでマスク材112が除去される。次に、層間絶縁膜102上にマスク材114が形成され、次いでマスク材114に開口116が形成される。開口116によって、メモリセル部の配線溝の長手方向の端部の位置が決定される。配線溝の長手方向の端部の位置は、他の配線との間のピッチがそれほど小さくないので、それほど厳密に制御される必要はない。このため、この開口形成工程では、高精度の制御は必要とされない。
次に、マスク材114をマスクとして、層間絶縁膜102がエッチングされることにより、配線溝が形成される。次に、マスク材114および側壁材111が除去される。次に、配線溝に導電材が埋め込まれる。
以上の工程によって、側壁転写プロセスを用いて、メモリセル部と周辺回路部とを同時に作製できる。しかしながら、この工程では、メモリセル部のマスク材104の加工と周辺回路部のマスク材112の加工のそれぞれに対して、高精度のリソグラフィーおよびエッチングが行われる。しかしながら、高精度のリソグラフィーおよびエッチングを実行するには、多大な費用がかかる。このため、図13(a)、図13(b)乃至図16(a)、図16(b)の工程では、半導体記憶装置の製造コストが高い。そこで、より低コストで且つ側壁転写プロセスを用いつつメモリセル部と周辺回路部とを同時に作製できる方法が求められる。
以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す各実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
(第1実施形態)
図1(a)、図1(b)乃至図11(a)、図11(b)を参照して第1実施形態について説明する。図1(a)乃至図11(a)は、第1実施形態に係る半導体記憶装置の製造方法の工程を順に示す平面図である。図1(b)乃至図11(b)は、第1実施形態に係る半導体記憶装置の製造方法の工程を順に示す断面図である。図1(b)乃至図11(b)のメモリセル部、メモリセル端部、周辺回路部は、図1(a)乃至図11(a)のA−A線、B−B線、C−C線に沿った断面構造に対応する。
まず、図1(a)、図1(b)に示すように、図示せぬ半導体基板の上方に下地層1が形成される。次に、下地層1上に、例えばTEOS(tetraethoxysilane)等の酸化膜等からなる層間絶縁膜2が形成される。下地層1には、層間絶縁膜2内に形成される配線と接続される位置にビアプラグ(図示せぬ)が形成されている。次に、層間絶縁膜2上の全面に、心材膜3となる材料膜が形成される。心材膜3は、例えば、アモルファスシリコンからなる。次に、心材膜3上の全面に、例えばフォトレジストからなるマスク材4が形成される。
次に、図2(a)、図2(b)に示すように、リソグラフィーおよびエッチングによって、マスク材4に開口5、6が形成される。開口5の相互間、および開口5の縁を除く部分が、メモリセル部の配線の形成予定領域の上方に一致する。開口6は、周辺回路部の配線の形成予定領域の上方に一致する。開口5、6の形成位置は、高精度に制御される必要がある。開口5、6の形状および位置によって配線の形状および位置が決定され、配線の形状および位置は、高度に集積された半導体記憶装置においては精密に制御される必要があるからである。このように、その形成に高精度の制御を要求する開口5、6が、メモリセル部と周辺回路部とで共通の工程で形成される。
次に、図3(a)、図3(b)に示すように、マスク材4をマスクとして用いて心材膜3がエッチングされる。この結果、メモリセル部および周辺回路部において、心材膜3にそれぞれ開口11、12が形成される。開口11、12において、層間絶縁膜2の上面が露出される。次に、マスク材4が除去される。次に、例えばRIE(reactive ion etching)等のドライエッチングによって、心材膜3の側壁が後退させられる。なお、心材膜3の側壁の後退は、予めマスク材4の側壁を後退させることで形成しても良いし、マスク材4をマスクに心材膜3を加工しながら同時に心材膜3の側壁を後退させることで形成しても良い。この結果、開口11、12の面積が広がり、心材膜3の開口11相互間の部分の幅が狭まる。メモリセル部の配線の幅は、この心材膜3の開口11相互間の部分の幅に依存する。
次に、図4(a)、図4(b)に示すように、心材膜3の開口11、12における側壁上に、側壁膜13が形成される。側壁膜13は、心材膜3とのエッチング比が十分な材料からなり、例えばボロン等の不純物が導入されたアモルファスシリコンからなる。側壁膜13は、例えばゲート電極の側壁絶縁膜の形成工程を利用することができる。すなわち、心材膜3の、開口11、12の側壁を含む全表面上と、開口11、12内の層間絶縁膜2の表面上に、側壁膜13となる材料膜が堆積される。そして、この材料膜のうち、心材膜3の上面上および層間絶縁膜2の上面上の部分が、例えばドライエッチングによって除去されることにより、側壁膜13が形成される。開口11内の側壁膜13相互間の幅が配線層の幅に対応する。側壁膜13の厚さは、厳密に制御することが可能なので、リソグラフィーの解像度に規定されることなく、配線の幅を制御できる。
以上の工程で側壁膜13が形成される。このため、側壁膜13は、上から見た状態において(図4(a)において)、所定の幅を有する方形のループ状に配置される。そして、側壁膜13は、図4(a)の上下方向での端部を除いた部分に注目すると、上下方向に伸び、左右方向に相互に離れた複数の直線形状を有する。以下、側壁膜13の、図4(a)の上下方向に伸び且つ左右方向に離れた複数の直線形状部分を、直線形状部と称する。
次に、図5(a)、図5(b)に示すように、ここまでの工程で得られる構造の全面上に、例えばフォトレジストからなるマスク材15が形成される。次に、リソグラフィーおよびエッチングによって、マスク材15が所定のパターンを残して除去される。このパターンは、側壁膜13のうち、直線形状部を覆うように形成される。側壁膜13相互間の心材膜3のうちでマスク材15に覆われる部分と、開口11内で層間絶縁膜が露出している部分とに配線が形成されることとなる。メモリセル部の配線の長手方向(図5(a)の上下方向)の端部の位置は、マスク材15の上下方向の端部によっても規定される。このマスク材15の上下方向の端部は配線の端部を覆ってさえいれば、それ程厳密に制御された位置に形成されることは要求されない。また、マスク材15の図5(a)の左右方向の端部についても、直線形状部を覆ってさえいれば、それほど、直線形状部に対して厳密に制御された位置に形成されることは要求されない。よって、図5(a)、図5(b)でのフォトリソグラフィーおよびエッチングに課せられる精度の要件は高くない。
次に、図6(a)、図6(b)に示すように、ここまでの工程で得られる構造上の全面に不純物が注入される。この結果、マスク材15で覆われていない周辺回路部領域の全域とメモリセル部の端部の心材膜3に不純物が注入されて、心材膜3が改質され、結果、心材膜3aが得られる。不純物は、心材膜3と心材膜3aとの間に十分なエッチング比を設けることが可能で、且つ心材膜3aのエッチングレートを側壁膜13と同程度にする物質が選択される。具体的には、例えばボロンが用いられる。この不純物の導入の結果、改質後の心材膜3aは、側壁膜13と同じく、ボロンが導入されたアモルファスシリコン材料から構成される。
次に、図7(a)、図7(b)に示すように、マスク材15が除去される。心材膜3のマスク材15により覆われていた部分は改質しないので、側壁膜13の直線形状部の相互間と、直線形状部のうちで最も外側のものの外側と、には、心材膜3が残存する。
次に、図8(a)、図8(b)に示すように、心材膜3が、例えばウェットエッチングによって除去される。このエッチング時の薬液は、改質された心材膜3aおよび側壁膜13と、心材膜3と、のエッチングレートが異なることを利用して、心材膜3のみが除去されることを可能とするものが用いられる。より具体的には、例えばコリン等のアルカリ系の薬液が用いられる。この薬液の選択は、アモルファスシリコンに不純物を導入すると、エッチングレートが低くなる性質を利用している。このような材料および薬液の組み合わせによって、改質された心材膜3aを残しつつ、配線形成予定領域の上方に残存している心材膜3を除去できる。
メモリセル部の配線形成予定領域においては、側壁膜13相互間の心材膜3は、側壁膜13を形成する基礎として機能し、また心材膜3の下方に配線が形成される予定なので、後の層間絶縁膜2のエッチングの段階では除去されている必要がある。一方、その他の領域では、心材膜3は、層間絶縁膜2のエッチングの際に、マスクとしての機能を担うために残存している必要がある。そこで、心材膜3のエッチングレートを、メモリセルの配線形成予定領域およびその周辺と、その他の部分と、で異ならせる。この結果、図8(a)、図8(b)の工程で、心材膜3aを残しつつ心材膜3を除去することが可能となる。そして、心材膜3aを、後の工程でマスクとして用いることができる。
ここまでの説明において、心材膜3の材料としてアモルファスシリコン、側壁膜13および改質後の心材膜3aの材料としてボロンが導入されたアモルファスシリコン、心材膜3の除去にアルカリ系の薬液を例に説明した。しかしながら、本実施形態は、この組み合わせに限る必要はなく、ある薬液に対して、心材膜3の材料と、側壁膜13および改質後の心材膜3aの材料と、が十分なエッチングレートの差を有する材料を用いればよい。例えば、不純物として、ボロンの代わりにリンやヒ素が用いられてもよい。
次に、図9(a)、図9(b)に示すように、側壁膜13、心材膜3aをマスクとして用いて、層間絶縁膜2の一部が、例えばRIEによって除去される。この結果、側壁膜13および心材膜3aによって覆われていない部分の層間絶縁膜2が除去されて、メモリセル部および周辺回路部において配線溝21、22がそれぞれ形成される。
次に、図10(a)、図10(b)に示すように、側壁膜13および心材膜3aが除去される。
次に、図11(a)、図11(b)に示すように、配線溝21、22内に導電材料が埋め込まれ、CMP(chemical mechanical polishing)により平坦化されることで、配線23、24が形成される。
以上述べたように、第1実施形態に係る半導体記憶装置の配線の形成方法によれば、心材膜3のエッチングレートを異ならせて、心材膜3と心材膜3aとが作り出される。このため、心材膜3aを残しつつ心材膜3のみを除去することが可能になる。この現象を利用して、心材膜3が、側壁膜13の基礎として用いられた後、改質されて層間絶縁膜2のエッチング時のマスクとして用いられる。よって、共に高コストのメモリセル部の側壁のための心材を形成する工程と、周辺回路部の配線溝を形成するための工程とを共通にすることができる。この結果、側壁転写プロセスによって微細な配線を形成しつつ、半導体記憶装置の製造コストを抑えることができる。
(第2実施形態)
第2実施形態は、第1実施形態に付加的に用いられ、心材膜と側壁膜との間に薄膜が設けられる。
図12(a)、図12(b)を参照して第2実施形態について説明する。図12(a)、図12(b)は、第2実施形態に係る半導体記憶装置の製造方法の一工程を示す平面図、断面図である。図12(b)のメモリセル部、メモリセル端部、周辺回路部は、図12(a)のA−A線、B−B線、C−C線に沿った断面構造に対応する。
まず、第1実施形態の図3(a)、図3(b)までの工程が行われる。次に、図12(a)、図12(b)に示すように、心材膜3の開口11、12内の側壁上に、絶縁膜31が形成される。絶縁膜31は、側壁膜13内の不純物が、心材膜3へと拡散することを防止する機能を担い、例えば熱酸化や酸素を用いたアッシングによりアモルファスシリコンからなる心材膜3の表面が改質された酸化シリコン等からなる。心材膜3に不純物が拡散すると、材料によっては、改質して、エッチングレートが変化する。これに対して、絶縁膜31を設けることによって、不純物の拡散によって心材膜3の側面にエッチングに対する耐性が付与されることを防止される。この結果、心材膜3が除去された領域の形状は、拡散がない場合の心材膜3の形状と一致し、形状の良好な配線溝を形成することが可能となる。
次に、絶縁膜31上に、第1実施形態の図4(a)、図4(b)と同じ工程によって、側壁膜13が形成される。この後の工程は、第1実施形態と同じである。なお、メモリセル部の絶縁膜31は、層間絶縁膜2の除去時(図9(a)の工程に対応する)に除去される。また、周辺回路部の絶縁膜31は側壁膜13と心材膜3aとの間に挟まれた薄い膜のため図9(a)の工程に対応する工程では除去されきれず、図11(b)の工程に対応する工程において配線溝21、22内に埋め込まれた導電材料のCMP処理時に除去される。
第2実施形態に係る半導体記憶装置の配線の形成方法によれば、第1実施形態と同じく、心材膜3のエッチングレートを異ならせることを利用して、心材膜3が、側壁膜13の基礎として用いられるとともに、改質されて層間絶縁膜2のエッチング時のマスクとして用いられる。このため、第1実施形態と同じ効果を得られる。
また、第2実施形態によれば、心材膜3と側壁膜13との間に不純物の拡散を防止する絶縁膜31が設けられる。このため、形状の良好な配線を形成することができる。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
第1実施形態に係る半導体記憶装置の製造方法の一工程を示す図。 図1に続く工程を示す図。 図2に続く工程を示す図。 図3に続く工程を示す図。 図4に続く工程を示す図。 図5に続く工程を示す図。 図6に続く工程を示す図。 図7に続く工程を示す図。 図8に続く工程を示す図。 図9に続く工程を示す図。 図10に続く工程を示す図。 第2実施形態に係る半導体記憶装置の製造方法の一工程を示す図。 側壁転写プロセスを用いてメモリセル部と周辺回路部とを同時に作り得る製造方法の一工程を示す図。 図13に続く工程を示す図。 図14に続く工程を示す図。 図15に続く工程を示す図。
符号の説明
1…下地膜、2…層間絶縁膜、3、3a…心材膜、4…マスク材、5、6、11、12、21、22…開口、13…側壁膜、15…マスク材、23、24…配線。

Claims (5)

  1. 半導体基板の上方に第1絶縁膜、第2絶縁膜を順次形成する工程と、
    前記第2絶縁膜のメモリセル部の配線形成予定領域の上方の部分および周辺回路部の配線形成予定領域の上方の部分を除去することによって、メモリセル部および周辺回路部において第1心材膜および第2心材膜をそれぞれ形成する工程と、
    前記第1、第2心材膜の側壁上に側壁膜を形成する工程と、
    前記第2心材膜のエッチングレートを第1心材膜と異ならせることによって第3心材膜を形成する工程と、
    前記第3心材膜を残しながら前記第1心材膜を除去する工程と、
    前記第3心材膜および前記側壁膜とマスクとして前記第1絶縁膜の一部を除去することによって前記第1絶縁膜内に配線溝を形成する工程と、
    前記配線溝を導電材料で埋め込む工程と、
    を具備することを特徴とする半導体記憶装置の配線の形成方法。
  2. 前記第1、第2心材膜を形成する工程が、
    前記第2絶縁膜上に、第3絶縁膜を形成する工程と、
    前記第3絶縁膜の一部を除去することによって、前記第1、第2心材膜の形成予定領域の上方に残存するパターンを形成する工程と、
    前記第3絶縁膜をマスクとして前記第2絶縁膜の一部を除去する工程と、
    前記第3絶縁膜を除去する工程と、
    を含むことを特徴とする請求項1に記載の半導体記憶装置の配線の形成方法。
  3. 前記第3心材膜を形成する工程が、
    前記第1心材膜と前記第2心材膜のうちで前記第2心材膜のみに不純物を導入する工程
    を含むことを特徴とする請求項1に記載の半導体記憶装置の配線の形成方法。
  4. 前記第1心材膜を除去する工程が前記第1、第3心材膜を薬液に浸す工程を含み、
    前記第1心材膜の材料と、側壁絶縁膜および前記第3心材膜の材料と、前記薬液と、の組み合わせが、アモルファスシリコンと、ボロンまたはリンまたはヒ素を導入されたアモルファスシリコンと、アルカリ薬液である、
    ことを特徴とする請求項3に記載の半導体記憶装置の配線の形成方法。
  5. 前記側壁膜を形成する工程が、
    前記第1、第2心材膜の側壁上に、前記側壁膜から前記第1、第2心材膜への不純物の拡散を防止する拡散防止膜を形成する工程と、
    前記拡散防止膜上に前記側壁膜を形成する工程と、
    を含むことを特徴とする請求項1に記載の半導体記憶装置の配線の形成方法。
JP2007100670A 2007-04-06 2007-04-06 半導体記憶装置の配線の形成方法 Pending JP2008258493A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007100670A JP2008258493A (ja) 2007-04-06 2007-04-06 半導体記憶装置の配線の形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007100670A JP2008258493A (ja) 2007-04-06 2007-04-06 半導体記憶装置の配線の形成方法

Publications (1)

Publication Number Publication Date
JP2008258493A true JP2008258493A (ja) 2008-10-23

Family

ID=39981748

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007100670A Pending JP2008258493A (ja) 2007-04-06 2007-04-06 半導体記憶装置の配線の形成方法

Country Status (1)

Country Link
JP (1) JP2008258493A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010080944A (ja) * 2008-08-25 2010-04-08 Elpida Memory Inc 半導体装置の製造方法
US10014346B2 (en) 2010-02-25 2018-07-03 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010080944A (ja) * 2008-08-25 2010-04-08 Elpida Memory Inc 半導体装置の製造方法
US10014346B2 (en) 2010-02-25 2018-07-03 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same

Similar Documents

Publication Publication Date Title
KR101449772B1 (ko) 효율적인 피치 멀티플리케이션 프로세스
KR101618749B1 (ko) 반도체 소자의 패턴 형성 방법
US7615496B2 (en) Method of forming pad patterns using self-align double patterning method, pad pattern layout formed using the same, and method of forming contact holes using self-align double patterning method
JP4271243B2 (ja) 集積回路パターンの形成方法
US8227354B2 (en) Method of forming semiconductor device patterns
US7838996B2 (en) Semiconductor device
US7732338B2 (en) Method of fabricating semiconductor device with reduced pitch
JP2006351861A (ja) 半導体装置の製造方法
JP2009289974A (ja) 半導体装置の製造方法
JP2011176150A (ja) 半導体装置の製造方法
JP2006303022A (ja) 半導体装置の製造方法
JP4468408B2 (ja) 半導体記憶装置およびその製造方法
CN110021518B (zh) 自对准双重图案方法
KR20120000804A (ko) 반도체 소자 및 반도체 소자의 패턴 형성 방법
JP2011061003A (ja) 配線パターン形成方法および半導体装置の製造方法、半導体装置、データ処理システム
JP2009164546A (ja) 半導体素子のパターン形成方法
US8216939B2 (en) Methods of forming openings
JP2009060074A (ja) 半導体素子のコンタクト形成方法
JP2011082476A (ja) 半導体素子及びその形成方法
JP2005317580A (ja) 半導体装置
CN114373712A (zh) 半导体结构及其形成方法
JP2008258493A (ja) 半導体記憶装置の配線の形成方法
JP2009094379A (ja) 半導体装置の製造方法
CN114373713A (zh) 半导体结构及其形成方法
JP2011165933A (ja) 半導体装置の製造方法