JP2005317580A - 半導体装置 - Google Patents

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Abstract

【課題】高価な露光装置や高価なマスクを用いることなく、配線等のピッチを狭くすることができる半導体装置を提供する。
【解決手段】第１の導電パターン４２と、第１の導電パターンに隣接して形成された第２の導電パターン４２と、第１の導電パターンの所定領域下に形成された第１の導体プラグ２８と、第１の導電パターンの所定領域上に形成された第２の導体プラグ６２ｎと、第２の導電パターンのうちの、第１の導電パターンの所定領域に隣接する所定領域下に形成された第３の導体プラグ２８と、第２の導電パターンの所定領域上に形成された第４の導体プラグ６２ｎ＋１と、第１の導電パターン４２の上方に形成され、第２の導体プラグに接続された第３の導電パターン６２と、第２の導電パターンの上方に形成され、第４の導体プラグに接続された第４の導電パターン６４とを有し、第４の導体プラグは、第２の導体プラグに対して、ずれた位置に配されている。
【選択図】 図１

Description

本発明は、半導体装置に係り、特に配線等のピッチの狭い半導体装置に関する。
情報化社会の進展に伴い、半導体装置の微細化、高集積化がより一層求められている。
ＳＲＡＭやＦＬＡＳＨメモリ等の半導体記憶装置においては、メモリセル部において配線や導体プラグが極めて高密度に配される。配線や導体プラグ等を極めて高密度に配することにより、メモリセルのサイズを縮小することが可能となり、記憶容量の向上に寄与することが可能となる。
特開２００３−１７４１０５号公報 特開２００３−２５８０９０号公報 特開２００３−１２４２４９号公報 特開２００２−７６０４８号公報
しかしながら、配線や導体プラグを極めて高密度に配した場合には、互いに隣接する配線や導体プラグが短絡しすくなる。互いに隣接する配線や導体プラグの短絡は、半導体装置の製造歩留りの低下を招いてしまう。図３１は、隣接する配線どうしが短絡している状態を示す平面図である。図３１に示すように、配線１６４が極めて狭いピッチで配されている。配線１６４の下には、点線の丸印で示すように、配線１６４と一体に形成された導体プラグ１６２が埋め込まれている。配線１６４と導体プラグ１６２とは、デュアルダマシン法により絶縁層１５２中に埋め込まれている。互いに隣接する配線１６４が短絡している部分は、実線の丸印を用いて示されている。
ここで、ＡｒＦ露光装置やハーフトーン型の位相シフトマスクを用いれば、露光プロセスにおける余裕度を向上することができ、配線どうしの短絡を防止しつつ、配線ピッチを狭くすることが可能である。しかし、ＡｒＦ露光装置やハーフトーン型の位相シフトマスクは極めて高価であり、半導体装置の低コスト化の要請に反する。
本発明の目的は、高価な露光装置や高価なマスクを用いることなく、配線等のピッチを狭くすることができる半導体装置及びその製造方法を提供することにある。
本発明の一観点によれば、第１の導電パターンと、前記第１の導電パターンに隣接して形成された、前記第１の導電パターンとほぼ平行な第２の導電パターンと、前記第１の導電パターンの所定領域下に形成され、前記第１の導電パターンに接続された第１の導体プラグと、前記第１の導電パターンの前記所定領域上に形成され、前記第１の導電パターンに接続された第２の導体プラグと、前記第２の導電パターンのうちの、前記第１の導電パターンの前記所定領域に隣接する所定領域下に形成され、前記第２の導電パターンに接続された第３の導体プラグと、前記第２の導電パターンの前記所定領域上に形成され、前記第２の導電パターンに接続された第４の導体プラグと、前記第１の導電パターンの上方に形成され、前記第２の導体プラグに接続された第３の導電パターンと、前記第２の導電パターンの上方に形成され、前記第４の導体プラグに接続された第４の導電パターンとを有し、前記第４の導体プラグは、前記第２の導体プラグに対して、ずれた位置に配されていることを特徴とする半導体装置が提供される。
また、本発明の他の観点によれば、第１の導電パターンと、前記第１の導電パターンに隣接して形成された、前記第１の導電パターンとほぼ平行な第２の導電パターンと、前記第１の導電パターンの所定領域下に形成され、前記第１の導電パターンに接続された第１の導体プラグと、前記第１の導電パターンの前記所定領域上に形成され、前記第１の導電パターンに接続された第２の導体プラグと、前記第２の導電パターンのうちの、前記第１の導電パターンの前記所定領域に隣接する所定領域下に形成され、前記第２の導電パターンに接続された第３の導体プラグと、前記第２の導電パターンの前記所定領域上に形成され、前記第２の導電パターンに接続された第４の導体プラグと、前記第１の導電パターンの上方に形成され、前記第２の導体プラグに接続された第３の導電パターンと、前記第２の導電パターンの上方に形成され、前記第４の導体プラグに接続された第４の導電パターンとを有し、前記第３の導体プラグは、前記第１の導体プラグに対して、ずれた位置に配されており、前記第２の導体プラグは、前記第１の導体プラグが形成されている領域の上方の領域に位置しており、前記第４の導体プラグは、前記第３の導体プラグが形成されている領域の上方の領域に位置していることを特徴とする半導体装置が提供される。
以上の通り、本発明によれば、導体プラグが配線の長手方向にずらして配されているため、配線のうちの幅が大きくなっている部分どうしを遠ざけることができる。このため、本発明によれば、高価なＡｒＦ露光装置やハーフトーン型の位相シフトマスクを用いることなく、配線のピッチを狭くすることができる。従って、本発明によれば、高い製造歩留りを確保しつつ、集積度の高い半導体装置を低コストで提供することができる。
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図２０を用いて説明する。
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図６を用いて説明する。図１は、本実施形態による半導体装置を示す断面図及び平面図である。図１（ａ）は断面図であり、図１（ｂ）は平面図である。図１（ａ）は、図１（ｂ）のＡ−Ａ′線断面図である。図２は、本実施形態による半導体装置を示す断面図である。図２は、図４乃至図６のＢ−Ｂ′線断面図である。図３は、本実施形態による半導体装置の一部を示す斜視図である。図４乃至図６は、本実施形態による半導体装置を示す平面図である。図４は、主として、素子領域１２、素子分離領域１４及びゲート電極１８のレイアウトを示している。図５は、主として、導体プラグ２８及び第１金属配線層４２のレイアウトを示している。図６は、主として、導体プラグ６２及び第２金属配線層６４のレイアウトを示している。
なお、本実施形態では、ＳＲＡＭを例に説明するが、本発明の原理はＳＲＡＭのみならず、他のあらゆる半導体装置に適用することが可能である。
図１に示すように、例えばシリコンより成る半導体基板１０には、素子領域１２を確定する素子分離領域１４が形成されている。素子領域１２ａ（図４参照）には、ｎチャネルトランジスタが形成され、素子領域１２ｂ（図４参照）には、ｐチャネルトランジスタが形成される。
図２に示すように、半導体基板１０上には、ゲート絶縁膜１６を介して、ゲート電極１８が形成されている。ゲート電極は１８、素子領域１２に交差するように形成されている（図４参照）。ゲート電極１８の材料としては、例えばポリシリコンが用いられている。
ゲート電極１８の両側の素子領域１２には、ソース／ドレイン拡散層２０が形成されている。
こうして、ゲート電極１８とソース／ドレイン拡散層２０とを有するトランジスタ２２が構成されている。
トランジスタ２２が形成された半導体基板１０上には、例えばシリコン酸化膜より成る層間絶縁膜２４が形成されている。
層間絶縁膜２４には、トランジスタ２２のゲート電極１８又はソース／ドレイン拡散層２０に達するコンタクトホール２６が形成されている。
コンタクトホール２６内には、例えばタングステンより成る導体プラグ２８が埋め込まれている。
導体プラグ２８が埋め込まれた層間絶縁膜２４上には、有機絶縁膜３０とシリコン酸化膜３２とが順次積層されている。有機絶縁膜３０とシリコン酸化膜３２とにより積層膜３４が構成されている。
有機絶縁膜３０及びシリコン酸化膜３２には、溝３６が形成されている。
溝３６の内面には、例えばＴｉＮより成るバリアメタル膜３８が形成されている。バリアメタル膜３８が形成された溝３６内には、例えばＣｕ（銅）膜４０が形成されている。バリアメタル膜３８とＣｕ膜４０とにより配線４２が構成されている。配線４２は、第１金属配線層を構成している。
配線４０が埋め込まれた積層膜３４上には、シリコン窒化膜４４、シリコン酸化膜４６、有機絶縁膜４８及びシリコン酸化膜５０が、順次積層されている。シリコン窒化膜４４、シリコン酸化膜４６、有機絶縁膜４８及びシリコン酸化膜５０により、積層膜５２が構成されている。
積層膜５２には、配線４２に達するコンタクトホール５４が形成されている。有機絶縁膜４８及びシリコン酸化膜５０には、シリコン酸化膜４６に達する溝５６が形成されている。溝５６は、コンタクトホール５４とつながっている。
溝５６及びコンタクトホール５４の内面には、例えばＴｉＮより成るバリアメタル膜５８が形成されている。バリアメタル膜５８が形成された溝５６内及びコンタクトホール５４内には、Ｃｕ膜６０が埋め込まれている。バリアメタル膜５６及びＣｕ膜６０のうちのコンタクトホール５４内に埋め込まれた部分は、導体プラグ６２を構成している。バリアメタル膜５６及びＣｕ膜のうちの溝５６内に埋め込まれた部分は、配線６４を構成している。導体プラグ６２と配線６４とは、一体に形成されている。配線６４は、第２金属配線層を構成している。
図１（ｂ）に示すように、配線６４は、配線６４の長手方向に対してほぼ垂直な方向（Ｙ方向）に配列されている。
一方、導体プラグ６２は、配線６４の長手方向（Ｘ方向）に交互にずらして配されている。換言すれば、導体プラグ６２ｎ＋１は、導体プラグ６２ｎに対して、配線６４の長手方向にずれた位置に配されている。導体プラグ６２ｎ＋２は、導体プラグ６２ｎ＋１に対して、導体プラグ６２ｎ＋１のずれとは反対方向にずれた位置に配されている。導体プラグ６２ｎ＋３は、導体プラグ６２ｎ＋２に対して、導体プラグ６２ｎ＋２のずれとは反対方向にずれた位置に配されている。導体プラグに本実施形態で導体プラグ６２をＸ方向に交互にずらしているのは、以下のような理由によるものである。
即ち、コンタクトホール５４のパターンや溝５６のパターンを露光する際、コンタクトホール５４の径ｄ２は、溝５６の幅ｄ１より広く設定される。露光の際における回折光の影響等により、微細なコンタクトホール５４を確実に形成することは、微細な溝５６を形成することより困難なためである。このため、デュアルダマシン法により配線６４と導体プラグ６２とを一体に形成する場合には、配線６４のうちの導体プラグ６２の上方に位置する部分６６の幅が局所的に大きくなる。このため、導体プラグ６２を単に配列した場合には、配線６４の幅が局所的に大きくなっている部分６６どうしの間隔Ｌ１が極めて狭くなる。しかも、後述するように、シリコン窒化膜７２とシリコン酸化膜５０との選択比は必ずしも十分に高くないため、シリコン窒化膜７２と有機絶縁膜４８とをマスクとしてシリコン酸化膜５０及びシリコン酸化膜４６をエッチングする際に（図１５参照）、シリコン酸化膜５０の縁部がエッチングされてしまい、溝５６の幅が上部において広がってしまう（図３２参照）。配線６４の幅が局所的に大きくなっている部分６６どうしの間隔Ｌ１が極めて狭くなることと、溝５６の上部がテーパ状に広がってしまうこととが相俟って、互いに隣接する配線６４どうしが短絡してしまうこととなる。
ここで、ＡｒＦ露光装置やハーフトーン型位相シフトマスクを用いれば、露光の際における余裕度が向上するため、短絡を防止しつつ配線ピッチを狭くし得る。
しかし、ＡｒＦ露光装置やハーフトーン型位相シフトマスクは極めて高価である。半導体装置の低コスト化を図るためには、比較的安価なＫｒＦ露光装置やハーフトーン型でないマスクを、できるだけ用いるようにすることが好ましい。
本実施形態による半導体装置では、導体プラグ６２が配線６４の長手方向（Ｘ方向）に交互にずらして配されているため、配線６４のうちの太くなっている部分６６どうしの間隔Ｌ２を広くすることができる。このため、本実施形態によれば、ＫｒＦ露光装置やハーフトーン型でないマスクを用いた場合であっても、配線ピッチの狭い半導体装置を高い歩留りで製造することが可能となる。
なお、互いに隣接する配線６４間の短絡を防止する観点からは、導体プラグ６２をＸ方向にずらす距離Ｘ１＋Ｘ２は大きいほど好ましいが、メモリセルのサイズの拡大を招かない範囲とすることが望ましい。導体プラグ６２をＸ方向にずらす距離Ｘ１、Ｘ２は、基準となる位置に対して、それぞれ例えばコンタクトホール５４の径ｄ２の２分の１の距離（ｄ２／２）とする。この場合には、配線６４のうちの幅が局所的に大きくなっている部分６６どうしが、配線６４の長手方向（Ｘ方向）に導体プラグ６２の径ｄ２だけずれることとなる。
なお、導体プラグ６２をＸ方向に互いにずらす距離Ｘ１＋Ｘ２は、上記に限定されるものではなく、適宜設定すればよい。
こうして、本実施形態による半導体装置が構成されている。
本実施形態による半導体装置は、導体プラグ６２が配線６４の長手方向（Ｘ方向）に交互にずらして配されていることに主な特徴がある。
本実施形態によれば、導体プラグ６２が配線６４の長手方向（Ｘ方向）に交互にずらして配されているため、配線６４のうちの幅が大きくなっている部分６６どうしを遠ざけることができる。このため、本実施形態によれば、高価なＡｒＦ露光装置やハーフトーン型の位相シフトマスクを用いることなく、配線６４のピッチを狭くすることができる。従って、本実施形態によれば、高い製造歩留りを確保しつつ、集積度の高い半導体装置を低コストで提供することが可能となる。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図７乃至図２０を用いて説明する。図７乃至図２０は、本実施形態による半導体装置の製造方法を示す工程図である。図７（ａ）乃至図９は、断面図である。図１０乃至図１７の（ａ）は断面図である。図１０乃至図１７の（ｂ）は、図１０乃至図１７の（ａ）にそれぞれ対応する平面図である。図１８乃至図２０は、断面図である。
まず、図７（ａ）に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に素子領域１２を確定する素子分離領域１４を形成する。
次に、例えば熱酸化法により、素子領域１２表面にゲート絶縁膜１６を形成する。
次に、全面に、例えばＣＶＤ法により、ポリシリコン膜を形成する。ポリシリコン膜は、ゲート電極１８となるものである。
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。フォトレジスト膜としては、例えば、ポジ型のＡｒＦエキシマレジストを用いる。
次に、レチクルを用い、フォトレジスト膜にパターンを露光する。マスク（レチクル）としては、ハーフトーン型位相シフトマスクを用いる。フォトレジスト膜を露光する際には、光源としてＡｒＦエキシマレーザを用いた露光装置を用いる。こうして、フォトレジスト膜にパターンが露光される。この後、フォトレジスト膜を現像する。
次に、フォトレジスト膜をマスクとして、ポリシリコン膜をパターニングする。こうして、ポリシリコンより成るゲート電極１８（図２参照）が形成される。
次に、ゲート配線１８をマスクとし、例えばイオン注入法により、ゲート電極１８の両側の半導体基板１０内にドーパント不純物を導入する。ゲート電極１８の両側の半導体基板１０内にソース／ドレイン拡散層２０（図２参照）が形成される。こうして、ゲート電極１８とソース／ドレイン拡散層２０とを有するトランジスタ２２（図２参照）が形成される。
次に、図７（ｂ）に示すように、全面に、例えばプラズマＣＶＤ法により、膜厚２００ｎｍのシリコン酸化膜より成る層間絶縁膜２４を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜２４の表面を研磨する。これにより、層間絶縁膜２４の表面が平坦化される。
次に、図８（ａ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜６８を形成する。フォトレジスト膜６８としては、例えば、ポジ型のＡｒＦエキシマレジストを用いる。
次に、レチクル（図示せず）を用い、フォトレジスト膜６８にパターンを露光する。レチクルとしては、ＡｒＦエキシマレーザリソグラフィ用のハーフトーン型位相シフトマスクを用いる。フォトレジスト膜を露光する際には、ＡｒＦエキシマレーザを用いる。こうして、フォトレジスト膜６８にパターンが露光される。この後、フォトレジスト膜６８を現像する。こうして、フォトレジスト膜６８に、コンタクトホール２６を形成するための開口部７０が形成される。この後、フォトレジスト膜６８を剥離する。
次に、フォトレジスト膜６８をマスクとして、層間絶縁膜２４をエッチングする。これにより、層間絶縁膜２４に、トランジスタ２２のゲート電極１８又はソース／ドレイン拡散層２０に達するコンタクトホール２６が形成される。
次に、例えばスパッタ法により、膜厚１０ｎｍのＴｉ膜と膜厚５０ｎｍのＴｉＮ膜とを順次形成する。これにより、Ｔｉ膜とＴｉＮ膜とから成るバリアメタル膜（図示せず）が形成される。
次に、例えばＣＶＤ法により、膜厚２００ｎｍのタングステン膜（図示せず）を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜２４の表面が露出するまで、タングステン膜及びバリアメタル膜を研磨する。こうして、コンタクトホール２６内に、タングステン膜及びバリアメタル膜より成る導体プラグ２８が埋め込まれる（図８参照）。
次に、図９（ａ）に示すように、例えばスピンコート法により、膜厚４００ｎｍの有機絶縁膜３０を形成する。有機絶縁膜３０の材料としては、例えばアライドシグナル社製の有機絶縁材料（商品名：ＦＬＡＲＥ２．０）を用いる。ＦＬＡＲＥ２．０は、シリコン酸化膜より比誘電率が低い絶縁材料である。ＦＬＡＲＥ２．０の比誘電率は約２．８であり、シリコン酸化膜の比誘電率は約４．１である。このような比誘電率の低い有機絶縁膜３０を形成するのは、配線間の寄生容量を低減するためである。なお、ここでは、有機絶縁膜３０の材料として、ＦＬＡＲＥ２．０を用いる場合を例に説明したが、有機絶縁膜３０の材料はＦＬＡＲＥ２．０に限定されるものではない。例えば、有機絶縁膜３０の材料として、ダウケミカル社製の有機絶縁材料（商品名：ＳｉＬＫ）等を用いてもよい。また、有機絶縁膜３０として、他の炭化水素含有樹脂、フッ素含有樹脂、又はシリコンオキシカーバイト等を用いてもよい。
次に、プラズマＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜３２を形成する。有機絶縁膜３０とシリコン酸化膜３２とにより積層膜３４が構成される。
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。フォトレジスト膜としては、例えば、ポジ型のＫｒＦエキシマレジストを用いる。
次に、レチクル（図示せず）を用い、フォトレジスト膜を露光する。レチクルとしては、ハーフトーン型ではない一般的なレチクルを用いる。フォトレジスト膜を露光する際には、ＫｒＦエキシマレーザを用いる。この後、フォトレジスト膜を現像する。こうして、フォトレジスト膜に開口部（図示せず）が形成される。開口部は、積層膜３４に溝３６を形成するためのものである。
次に、フォトレジスト膜をマスクとして、積層膜３４に、層間絶縁膜２４及び導体プラグ２８に達する溝３６を形成する。溝３６は、配線４２を埋め込むためのものである。
次に、例えばスパッタ法により、膜厚５０ｎｍのＴｉＮ膜より成るバリアメタル膜３８を形成する。
次に、例えばスパッタ法により、膜厚８００ｎｍのＣｕ膜４０を形成する。
次に、例えばＣＭＰ法により、積層膜３４の表面が露出するまでＣｕ膜４０及びバリアメタル膜３８を研磨する。こうして、溝３６内にバリア膜３８及びＣｕ膜４０より成る配線４２が埋め込まれる。
次に、図９（ｂ）に示すように、全面に、例えばプラズマＣＶＤ法により、膜厚５０ｎｍのシリコン窒化膜４４を形成する。
次に、全面に、例えばプラズマＣＶＤ法により、膜厚６００ｎｍのシリコン酸化膜４６を形成する。
次に、全面に、例えばスピンコート法により、膜厚４００ｎｍの有機絶縁膜４８を形成する。有機絶縁膜４８の材料としては、例えば、上述した有機絶縁膜３０の材料と同様とする。
次に、全面に、例えばプラズマＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜５０を形成する。
次に、全面に、例えばプラズマＣＶＤ法により、膜厚１００ｎｍのシリコン窒化膜７２を形成する。シリコン窒化膜４４、シリコン酸化膜４６、有機絶縁膜４８、シリコン酸化膜５０、及びシリコン窒化膜７２により、積層膜５２が構成される。
次に、図１０に示すように、全面に、例えばスピンコート法により、フォトレジスト膜７６を形成する。フォトレジスト膜７６としては、例えば、ポジ型のＫｒＦエキシマレジストを用いる。
次に、レチクル（図示せず）を用い、フォトレジスト膜７６を露光する。レチクルとしては、ハーフトーン型ではない一般的なレチクルを用いる。フォトレジスト膜７６を露光する際には、ＫｒＦエキシマレーザを用いる。この後、フォトレジスト膜７６を現像する。こうして、フォトレジスト膜７６に開口部７８が形成される。開口部７８は、シリコン窒化膜５０に開口部５０を形成するためのものである。開口部７８の幅ａは、例えば０．１８〜０．２２μｍ程度とする。ＫｒＦエキシマレーザを用いて配線パターンを露光する場合には、一般に、０．１８〜０．２２μｍ程度が微細化の限界であるためである。
次に、図１１に示すように、フォトレジスト膜７６をマスクとして、シリコン酸化膜４８をエッチングストッパとして、シリコン窒化膜５０をエッチングする。これにより、シリコン窒化膜５０に開口部８０が形成される。開口部８０は、積層膜５２に溝５６を形成するためのものである。この後、フォトレジスト膜７６を剥離する。
次に、図１２に示すように、全面に、例えばスピンコート法により、フォトレジスト膜８２を形成する。フォトレジスト膜８２としては、例えば、ポジ型のＫｒＦエキシマレジストを用いる。
次に、レチクル（図示せず）を用い、フォトレジスト膜８２を露光する。レチクルとしては、ハーフトーン型ではない一般的なレチクルを用いる。フォトレジスト膜８２を露光する際には、ＫｒＦエキシマレーザを用いる。この後、フォトレジスト膜８２を現像する。こうして、フォトレジスト膜８２に開口部８４が形成される。開口部８４は、シリコン窒化膜７２及びシリコン酸化膜５０に開口部８６（図１３参照）を形成するためのものである。開口部８６の径ｂは、例えば０．２０〜０．２４μｍ程度とする。コンタクトホール５４を形成するための開口部８４の径ｂを、溝５６を形成するための開口部７８の幅ａより大きく設定するのは、露光技術上、コンタクトホールを形成する際におけるプロセスの余裕度が、溝を形成する際におけるプロセスの余裕度より小さいためである。ＫｒＦエキシマレーザを用いてコンタクトホール５４のパターンを露光する場合には、一般に、０．２０〜０．２４μｍ程度が微細化の限界である。
次に、図１３に示すように、フォトレジスト膜８４をマスクとして、有機絶縁膜４８をエッチングストッパとして、シリコン窒化膜７２及びシリコン酸化膜５０をエッチングする。こうして、シリコン窒化膜７２及びシリコン酸化膜５０に、コンタクトホール５４の平面形状の開口部８６が形成される。
次に、図１４に示すように、シリコン窒化膜７２及びシリコン酸化膜５０をマスクとし、シリコン酸化膜４６をエッチングストッパとして、有機絶縁膜４８を異方性エッチングする。有機絶縁膜４８を異方性エッチングする際には、シリコン窒化膜７２上に存在するフォトレジスト膜８２（図１３参照）もエッチング除去される。こうして、コンタクトホール５４の平面形状の開口部８６がシリコン酸化膜４６に達するように形成される。
次に、図１５に示すように、シリコン窒化膜７２をマスクとし、シリコン窒化膜４４及び有機絶縁膜４８をエッチングストッパとして、シリコン酸化膜５０及びシリコン酸化膜４６を異方性エッチングする。これにより、コンタクトホール５４がシリコン窒化膜４４に達するように形成される。また、溝５６が、有機絶縁膜４８に達するように形成される。
次に、図１６に示すように、シリコン酸化膜５０をマスクとし、シリコン酸化膜３２及びシリコン酸化膜４６をエッチングストッパとして、シリコン窒化膜７２（図１５参照）及びシリコン窒化膜４４を異方性エッチングする。これにより、シリコン酸化膜５０、有機絶縁膜４８、シリコン酸化膜４６及びシリコン窒化膜４４に、配線４２に達するコンタクトホール５４が形成される。
次に、図１７に示すように、シリコン酸化膜５０をマスクとし、シリコン酸化膜４６及びシリコン酸化膜３２をエッチングストッパとして、有機絶縁膜４８を異方性エッチングする。こうして、有機絶縁膜４８及びシリコン酸化膜５０に、配線６４を埋め込むための溝５６が形成される。
次に、図１８（ａ）に示すように、全面に、例えばスパッタ法により、膜厚５０ｎｍのＴｉＮ膜より成るバリアメタル膜５８を形成する。
次に、図１８（ｂ）に示すように、例えばめっき法により、膜厚１５００ｎｍのＣｕ膜を形成する。
次に、図１９に示すように、例えばＣＭＰ法により、シリコン酸化膜５０の表面が露出するまでＣｕ膜６０及びバリアメタル膜５８を研磨する。こうして、溝５６内にＣｕ膜６０及びバリアメタル膜５８より成る配線６４が埋め込まれるとともに、コンタクトホール５４内にＣｕ膜６０及びバリアメタル膜５８より成る導体プラグ６２が埋め込まれる。導体プラグ６２と配線６４とは一体に形成される。導体プラグ６２と配線６４とをこのようにして絶縁層５２中に一体に埋め込む技術は、デュアルダマシン法と称されている。
ところで、実際には、溝５６の上部の形状は、上方に向かって幅がテーパ状に広くなるような形状となる。図２０は、実際に形成される半導体装置を概念的に示す断面図である。図２０に示すように、シリコン酸化膜５０の縁部がテーパ状になっている。シリコン酸化膜５０の縁部がこのようにテーパ形状となるのは、シリコン窒化膜７２と有機絶縁膜４８とをマスクとしてシリコン酸化膜５０及びシリコン酸化膜４６をエッチングする際に（図１５参照）、シリコン窒化膜７２とシリコン酸化膜５０との選択比が十分に高くないためである。
導体プラグ６２が形成されている部分６６においては配線６４の幅が局所的に太くなっており、しかも、溝５６の上部がこのようにテーパ状に広がっているため、導体プラグ６２を単に配列した場合には、配線６４の幅が太くなっている部分６６において、互いに隣接する配線６４どうしが短絡してしまう虞がある。図３２は、導体プラグを単に配列した場合を示す断面図である。図３２中において、配線６４どうしが短絡している部分は、丸印で囲むことにより示されている。
これに対し、本実施形態では、互いに隣接する導体プラグ６２が配線６４の長手方向（Ｘ方向）に交互にずらして配されているため、配線６４の幅が局所的に太くなっている部分６６が互いにずれることとなる。このため、本実施形態によれば、溝５６の上部がこのようなテーパ状になったとしても、互いに隣接する配線６４どうしが短絡してしまうのを防止することができる。
（変形例（その１））
次に、本実施形態の変形例（その１）による半導体装置を図２１を用いて説明する。図２１は、本変形例による半導体装置を示す平面図である。
本変形例による半導体装置は、導体プラグをＸ方向に互いにずらす距離が不均一であることに主な特徴がある。
図２１に示すように、配線６４ｎ＋１に接続された導体プラグ６２ｎ＋１は、配線６４ｎに接続された導体プラグ６２ｎに対して紙面上方向（Ｘ方向）にＸｎだけずらして配されている。配線６４ｎ＋２に接続された導体プラグ６２ｎ＋２は、配線６４ｎ＋１に接続された導体プラグ６２ｎ＋１に対して紙面下方向にＸｎ＋１だけずらして配されている。配線６４ｎ＋３に接続された導体プラグ６２ｎ＋３は、配線６４ｎ＋２に接続された導体プラグ６２ｎ＋２に対して紙面上方向（Ｘ方向）にＸｎ＋２だけずらして配されている。配線６４ｎ＋４に接続された導体プラグ６２ｎ＋４は、配線６４ｎ＋３に接続された導体プラグ６２ｎ＋３に対して紙面下方向にＸｎ＋３だけずらして配されている。
配線６４ｎ＋５に接続された導体プラグ６２ｎ＋５は、配線６４ｎ＋４に接続された導体プラグ６２ｎ＋４に対して紙面上方向にＸｎ＋４だけずらして配されている。配線６４ｎ＋６に接続された導体プラグ６２ｎ＋６は、配線６４ｎ＋５に接続された導体プラグ６２ｎ＋５に対して紙面下方向にＸｎ＋５だけずらして配されている。配線６４ｎ＋７に接続された導体プラグ６２ｎ＋７は、配線６４ｎ＋６に接続された導体プラグ６２ｎ＋６に対して紙面上方向にＸｎ＋６だけずらして配されている。
Ｘｎ、Ｘｎ＋１、Ｘｎ＋２、・・・の距離は、不均一に設定されている。
このように導体プラグ６２を配線６４の長手方向（Ｘ方向）にずらす距離Ｘｎが不均一であっても、配線６４のうちの太くなっている部分６６どうしを遠ざけることが可能である。従って、本変形例によっても、高価なＡｒＦ露光装置やハーフトーン型位相シフトマスクを用いることなく、配線６４のピッチを狭くすることができる。従って、変形例によっても、高い製造歩留りを確保しつつ、集積度の高い半導体装置を低コストで提供することが可能となる。
（変形例（その２））
次に、本実施形態の変形例（その２）による半導体装置を図２２を用いて説明する。図２２は、本変形例による半導体装置を示す平面図である。
本変形例による半導体装置は、導体プラグ６２が配線６４の長手方向に徐々にずらして配されていることに主な特徴がある。
図２２に示すように、配線６４ｎに接続された導体プラグ６２ｎは、配線６４の長手方向の中心線に対して紙面下方向にＸｎだけずらして配されている。配線６４ｎ＋１に接続された導体プラグ６２ｎ＋１は、配線６４の長手方向の中心線を中心として配されている。また、配線６４ｎ＋２に接続された導体プラグ６２ｎ＋２は、配線６４の長手方向の中心線に対して紙面上方向にＸｎ＋２だけずらして配されている。
配線６４ｎ＋３に接続された導体プラグ６２ｎ＋３は、配線６４の長手方向の中心線に対して紙面下方向にＸｎ＋３だけずらして配されている。配線６４ｎ＋４に接続された導体プラグ６２ｎ＋４は、配線６４の長手方向の中心線を中心として配されている。また、配線６４ｎ＋５に接続された導体プラグ６２ｎ＋５は、配線６４の長手方向の中心線に対して紙面上方向にＸｎ＋５だけずらして配されている。
換言すれば、導体プラグ６２ｎ＋１は、導体プラグ６２ｎに対して、配線６４の長手方向（Ｘ方向）にずれた位置に配されている。導体プラグ６２ｎ＋２は、導体プラグ６２ｎ＋１に対して、導体プラグ６２ｎ＋１のずれと同じ方向に更にずれた位置に配されている。導体プラグ６２ｎ＋４は、導体プラグ６２ｎ＋３に対して、配線６４の長手方向（Ｘ方向）にずれた位置に配されている。導体プラグ６２ｎ＋５は、導体プラグ６２ｎ＋４に対して、導体プラグ６２ｎ＋４のずれと同じ方向に更にずれた位置に配されている。
このように導体プラグ６２を配線６４の長手方向に徐々にずらして配した場合であっても、配線６４のうちの太くなっている部分６６どうしを遠ざけることができる。このため、本変形例によっても、高価なＡｒＦ露光装置やハーフトーン型位相シフトマスクを用いることなく、配線６４のピッチを狭くすることができる。従って、変形例によっても、高い製造歩留りを確保しつつ、集積度の高い半導体装置を低コストで提供することが可能となる。
（変形例（その３））
次に、本実施形態の変形例（その３）による半導体装置を図２３を用いて説明する。図２３は、本変形例による半導体装置を示す平面図である。
本変形例による半導体装置も、導体プラグ６２が配線６４の長手方向（Ｘ方向）に徐々にずらして配されていることに主な特徴がある。
図２３に示すように、配線６４ｎに接続された導体プラグ６２ｎは、配線６４の長手方向の中心線に対して紙面下方向にＸｎだけずらして配されている。配線６４ｎ＋１に接続された導体プラグ６２ｎ＋１は、配線６４の長手方向の中心線を中心として配されている。また、配線６４ｎ＋２に接続された導体プラグ６２ｎ＋２は、配線６４の長手方向の中心線に対して紙面上方向にＸｎ＋２だけずらして配されている。
配線６４ｎ＋３に接続された導体プラグ６２ｎ＋３は、配線６４の長手方向の中心線を中心として配されている。また、配線６４ｎ＋４に接続された導体プラグ６２ｎ＋４は、配線６４の長手方向の中心線に対して紙面下方向にＸｎ＋４だけずらして配されている。
導体プラグ６２をこのように徐々にすらして配した場合であっても、配線６４のうちの太くなっている部分６６どうしを遠ざけることができる。このため、本変形例によっても、高価なＡｒＦ露光装置やハーフトーン型位相シフトマスクを用いることなく、配線６４のピッチを狭くすることができる。従って、変形例によっても、高い製造歩留りを確保しつつ、集積度の高い半導体装置を低コストで提供することが可能となる。
［第２実施形態］
本発明の第２実施形態による半導体装置を図２４乃至図２７を用いて説明する。図２４は、本実施形態による半導体装置を示す断面図である。図２５は、本実施形態による半導体装置の一部を示す斜視図である。図２６及び図２７は、本実施形態による半導体装置を示す平面図である。図２６は、主として、導体プラグ６２及び第２金属配線層６４のレイアウトを示している。図２７は、主として、導体プラグ１０６及び第３金属配線層１０８のレイアウトを示している。図１乃至図２３に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体装置は、導体プラグ６２及び配線６４の上層に、他の導体プラグ１０６及び他の配線１０８が更に形成されており、他の導体プラグ１０６が他の配線１０８の長手方向に互いにずらして配されていること、また、導体プラグ６２が形成されている領域の上方に他の導体プラグ１０６が位置していることに主な特徴がある。
図２４に示すように、導体プラグ６２及び配線６４が埋め込まれた積層膜５２上には、シリコン窒化膜８８、シリコン酸化膜９０、有機絶縁膜９２及びシリコン酸化膜９４が順次積層されている。シリコン窒化膜８８、シリコン酸化膜９０、有機絶縁膜９２及びシリコン酸化膜９４とにより、積層膜９６が構成されている。
積層膜９６には、配線６４に達するコンタクトホール９８が形成されている。積層膜９６のうちの有機絶縁膜９２及びシリコン酸化膜９４には、溝１００が形成されている。溝１００はコンタクトホール９８につながっている。
溝１００及びコンタクトホール９８の内面には、例えばＴｉＮより成るバリアメタル膜１０２が形成されている。バリアメタル膜１０２が形成された溝１００内及びコンタクトホール９８内には、Ｃｕ膜１０４が埋め込まれている。バリアメタル膜１０２及びＣｕ膜１０４のうちのコンタクトホール９８内に埋め込まれた部分は、導体プラグ１０６を構成している。バリアメタル膜１０２及びＣｕ膜１０４のうちの溝１００内に埋め込まれた部分は、配線１０８を構成している。導体プラグ１０６と配線１０８とは、一体に形成されている。配線１０８は、第３金属配線層を構成している。
導体プラグ１０６は、配線１０８の長手方向（Ｘ方向）に交互にずらして配されている。導体プラグ１０６は、導体プラグ６２が形成されている領域の上方にそれぞれ位置している。導体プラグ１０６をこのようにずらして配しているのは、上記と同様に、配線１０８の短絡を防止するためである。
こうして本実施形態による半導体装置が構成されている。
本実施形態によれば、導体プラグ６２及び配線６４の上層においても導体プラグ１０６が配線１０８の長手方向に互いにずらして配されているため、配線１０８のうちの幅が太くなっている部分１１０どうしを互いに遠ざけることができる。しかも、導体プラグ１０６が導体プラグ６２が形成されている領域の上方に位置しているため、下層側の配線６４と上層側の導体プラグ１０６とが短絡してしまうことも防止し得る。従って、本実施形態によれば、配線６４のピッチを狭くするのみならず、配線６４の上層に位置する配線１０８のピッチを狭くする場合であっても、高価なＡｒＦ露光装置やハーフトーン型位相シフトマスクを用いることを要しない。従って、本実施形態によれば、金属配線層の層数が多い場合であっても、高い製造歩留りを確保しつつ、集積度の高い半導体装置を低コストで提供することができる。
なお、導体プラグ１０６及び配線１０８は、導体プラグ６２及び配線６４と同様にしての形成することが可能である。
また、導体プラグ１０６の上方に更に他の導体プラグを配するようにしてもよい。
［第３実施形態］
本発明の第３実施形態による半導体装置を図２８乃至図３０を用いて説明する。図２８は、本実施形態による半導体装置を示す断面図である。図２９及び図３０は、本実施形態による半導体装置を示す平面図である。図２９は、主として、素子領域１２ａ、素子分離領域１４ａ、フローティングゲート電極１１４、コントロールゲート電極１１６、導体プラグ２８ａ及び第１金属配線層４２ａのレイアウトを示している。図３０は、主として、導体プラグ６２ａ及び第２金属配線層６４ａのレイアウトを示している。図２８は、図２９及び図３０のＣ−Ｃ′線断面図である。図１乃至図２７に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態は、本発明の原理をＦＲＡＳＨメモリのメモリセル部に適用したものである。
図２９に示すように、半導体基板１０には、素子領域１２ｃを確定する素子分離領域１４ａが形成されている。
図２８に示すように、半導体基板１０上には、トンネル絶縁膜１１２を介して、フローティングゲート電極１１４が形成されている。フローティングゲート電極１１４は、素子領域１２に交差するように形成されている。
フローティングゲート電極１１４上には、絶縁膜１１６を介してコントロールゲート電極１１８が形成されている。
フローティングゲート電極１１４及びコントロールゲート電極１１８の両側の素子領域１２には、ソース／ドレイン拡散層１２０が形成されている。
こうして、フローティングゲート電極１１４とコントロールゲート電極１１８とソース／ドレイン拡散層１２０とを有するメモリセル１２２が構成されている。
メモリセル１２２が形成された半導体基板１０上には、層間絶縁膜２４が形成されている。
層間絶縁膜２４には、ソース／ドレイン拡散層１２０に達するコンタクトホール２６ａが形成されている。
コンタクトホール２６ａ内には、例えばタングステンより成る導体プラグ２８ａが埋め込まれている。
導体プラグ２８ａが埋め込まれた層間絶縁膜２４上には、有機絶縁膜３０とシリコン酸化膜３２とが順次積層されている。有機絶縁膜３０とシリコン酸化膜３２とにより積層膜３４が構成されている。
有機絶縁膜３０及びシリコン酸化膜３２には、層間絶縁膜２４及び導体プラグ２８に達する溝３６ａが形成されている。
溝３６ａの内面には、バリアメタル膜３８が形成されている。バリアメタル膜３８ａが形成された溝３６ａ内には、Ｃｕ膜４０が埋め込まれている。Ｃｕ膜４０及びバリアメタル膜３８により、配線４２ａが構成されている。
配線４２ａが埋め込まれた積層膜３４上には、シリコン窒化膜４４、シリコン酸化膜４６、有機絶縁膜４８及びシリコン酸化膜５０が、順次積層されている。シリコン窒化膜４４、シリコン酸化膜４６、有機絶縁膜４８（図１参照）、及びシリコン酸化膜５０（図１参照）により、積層膜５２（図１参照）が構成されている。
積層膜５２には、配線４２ａに達するコンタクトホール５４ａが形成されている。また、積層膜５２のうちの有機絶縁膜４８とシリコン酸化膜５０とには、溝５６ａ（図３０参照）が形成されている。
溝５６ａ及びコンタクトホール５４ａの内面には、バリアメタル膜５８が形成されている。バリアメタル膜５８が形成された溝５６ａ内及びコンタクトホール５４ａ内には、Ｃｕ膜６０が埋め込まれている。Ｃｕ膜６０及びバリアメタル膜５８のうちの溝５６ａ内に埋め込まれた部分は、配線６４ａを構成している。Ｃｕ膜６０及びバリアメタル膜５８のうちのコンタクトホール５４内に埋め込まれた部分は、導体プラグ６２ａを構成している。導体プラグ６２ａ及び配線６４ａは、デュアルダマシン法により一体に形成されている。配線６４ａは、第２金属配線層を構成する。
図３０に示すように、導体プラグ６２ａは、配線６４ａの長手方向（Ｘ方向）に交互にずらして配されている。導体プラグ６２ａが、配線６４ａの長手方向に交互にずらして配されているため、配線６４ａのうちの太くなっている部分６６ａどうしを遠ざけることができる。このため、本実施形態によっても、高価なＡｒＦ露光装置やハーフトーン型位相シフトマスクを用いることなく、配線６４のピッチを狭くすることができる。従って、本実施形態によっても、高い製造歩留りを確保しつつ、集積度の高い半導体装置を低コストで提供することが可能となる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、ＳＲＡＭ又はＦＬＡＳＨメモリを例に説明したが、本発明の原理は、他のあらゆる半導体装置に適用することが可能である。
また、第２又は第３実施形態による半導体装置において、導体プラグ６２、１０６を図２１乃至図２３に示すようなレイアウトで配してもよい。
また、第３実施形態による半導体装置において、導体プラグ６２ａの上層に他の導体プラグを更に形成するようにしてもよい。この場合、第２実施形態による半導体装置と同様に、導体プラグ６２ａが形成されている領域の上方に他の導体プラグが位置するように、他の導体プラグを配することが望ましい。また、他の導体プラグの上方に更に他の導体プラグを形成するようにしてもよい。
また、上記実施形態では、導体プラグと配線とをデュアルダマシン法により形成する場合を例に説明したが、導体プラグと配線とをデュアルダマシン法により形成しなくてもよい。例えば、導体プラグを絶縁層に埋め込んだ後に、導体プラグに接続される配線を導体プラグ上及び絶縁層上に形成するようにしてもよい。
本発明の第１実施形態による半導体装置を示す断面図及び平面図である。 本発明の第１実施形態による半導体装置を示す断面図である。 本発明の第１実施形態による半導体装置の一部を示す斜視図である。 本発明の第１実施形態による半導体装置を示す平面図（その１）である。 本発明の第１実施形態による半導体装置を示す平面図（その２）である。 本発明の第１実施形態による半導体装置を示す平面図（その３）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程図（その２）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程図（その３）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程図（その４）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程図（その５）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程図（その６）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程図（その７）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程図（その８）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程図（その９）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１０）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１１）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１２）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１３）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１４）である。 本発明の第１実施形態の変形例（その１）による半導体装置を示す平面図である。 本発明の第１実施形態の変形例（その２）による半導体装置を示す平面図である。 本発明の第１実施形態の変形例（その３）による半導体装置を示す平面図である。 本発明の第２実施形態による半導体装置を示す断面図である。 本発明の第２実施形態による半導体装置の一部を示す斜視図である。 本発明の第２実施形態による半導体装置を示す平面図（その１）である。 本発明の第２実施形態による半導体装置を示す平面図（その２）である。 本発明の第３実施形態による半導体装置を示す断面図である。 本発明の第３実施形態による半導体装置を示す平面図（その１）である。 本発明の第３実施形態による半導体装置を示す平面図（その２）である。 隣接する配線どうしが短絡している状態を示す平面図である。 導体プラグを単に配列した場合を示す断面図である。
符号の説明
１０…半導体基板
１２…素子領域
１４…素子分離領域
１６…ゲート絶縁膜
１８…ゲート電極
２０…ソース／ドレイン拡散層
２２…トランジスタ
２４…層間絶縁膜
２６…コンタクトホール
２８…導体プラグ
３０…有機絶縁膜
３２…シリコン酸化膜
３４…積層膜
３６…溝
３８…バリアメタル膜
４０…Ｃｕ膜
４２…配線
４４…シリコン窒化膜
４６…シリコン酸化膜
４８…有機絶縁膜
５０…シリコン酸化膜
５２…積層膜
５４…コンタクトホール
５６…溝
５８…バリアメタル膜
６０…Ｃｕ膜
６２…導体プラグ
６４…配線
６６…幅が太くなっている部分
６８…フォトレジスト膜
７０…開口部
７２…シリコン窒化膜
７６…フォトレジスト膜
７８…開口部
８０…開口部
８２…フォトレジスト膜
８４…開口部
８６…開口部
８８…シリコン窒化膜
９０…シリコン酸化膜
９２…有機絶縁膜
９４…シリコン酸化膜
９６…積層膜
９８…コンタクトホール
１００…溝
１０２…バリアメタル膜
１０４…Ｃｕ膜
１０６…導体プラグ
１０８…配線
１１０…幅が太くなっている部分
１１２…トンネル絶縁膜
１１４…フローティングゲート電極
１１６…絶縁膜
１１８…コントロールゲート電極
１２０…ソース／ドレイン拡散層
１２２…メモリセル
１５２…絶縁層
１６２…導体プラグ
１６４…配線

Claims (9)

  1. 第１の導電パターンと、
    前記第１の導電パターンに隣接して形成された、前記第１の導電パターンとほぼ平行な第２の導電パターンと、
    前記第１の導電パターンの所定領域下に形成され、前記第１の導電パターンに接続された第１の導体プラグと、
    前記第１の導電パターンの前記所定領域上に形成され、前記第１の導電パターンに接続された第２の導体プラグと、
    前記第２の導電パターンのうちの、前記第１の導電パターンの前記所定領域に隣接する所定領域下に形成され、前記第２の導電パターンに接続された第３の導体プラグと、
    前記第２の導電パターンの前記所定領域上に形成され、前記第２の導電パターンに接続された第４の導体プラグと、
    前記第１の導電パターンの上方に形成され、前記第２の導体プラグに接続された第３の導電パターンと、
    前記第２の導電パターンの上方に形成され、前記第４の導体プラグに接続された第４の導電パターンとを有し、
    前記第４の導体プラグは、前記第２の導体プラグに対して、ずれた位置に配されている
    ことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２の導電パターンに隣接して形成された、前記第２の導電パターンとほぼ平行な第５の導電パターンと、
    前記第５の導電パターンのうちの、前記第２の導電パターンの前記所定領域に隣接する所定領域下に形成され、前記第５の導電パターンに接続された第５の導体プラグと、
    前記第５の導電パターンの前記所定領域上に形成され、前記第５の導電パターンに接続された第６の導体プラグと、
    前記第５の導電パターンの上方に形成され、前記第６の導体プラグに接続された第６の導電パターンとを有し、
    前記第６の導体プラグは、前記第４の導体プラグのずれとは反対方向にずれた位置に配されている
    ことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第２の導電パターンに隣接して形成された、前記第２の導電パターンとほぼ平行な第５の導電パターンと、
    前記第５の導電パターンのうちの、前記第２の導電パターンの前記所定領域に隣接する所定領域下に形成され、前記第５の導電パターンに接続された第５の導体プラグと、
    前記第５の導電パターンの前記所定領域上に形成され、前記第５の導電パターンに接続された第６の導体プラグと、
    前記第５の導電パターンの上方に形成され、前記第６の導体プラグに接続された第６の導電パターンとを有し、
    前記第６の導体プラグは、前記第４の導体プラグに対して、前記第４の導体プラグのずれと同じ方向に更にずれた位置に配されている
    ことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか１項に記載の半導体装置において、
    前記第３の導電パターンと前記第２の導体プラグとが一体に形成されており、
    前記第４の導電パターンと前記第４の導体プラグとが一体に形成されている
    ことを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか１項に記載の半導体装置において、
    前記第１の導体プラグ又は前記第３の導体プラグは、前記第１の導電パターン又は前記第２の導電パターンの下方に位置するトランジスタのゲート電極又はソース／ドレイン拡散層に接続されている
    ことを特徴とする半導体装置。
  6. 第１の導電パターンと、
    前記第１の導電パターンに隣接して形成された、前記第１の導電パターンとほぼ平行な第２の導電パターンと、
    前記第１の導電パターンの所定領域下に形成され、前記第１の導電パターンに接続された第１の導体プラグと、
    前記第１の導電パターンの前記所定領域上に形成され、前記第１の導電パターンに接続された第２の導体プラグと、
    前記第２の導電パターンのうちの、前記第１の導電パターンの前記所定領域に隣接する所定領域下に形成され、前記第２の導電パターンに接続された第３の導体プラグと、
    前記第２の導電パターンの前記所定領域上に形成され、前記第２の導電パターンに接続された第４の導体プラグと、
    前記第１の導電パターンの上方に形成され、前記第２の導体プラグに接続された第３の導電パターンと、
    前記第２の導電パターンの上方に形成され、前記第４の導体プラグに接続された第４の導電パターンとを有し、
    前記第３の導体プラグは、前記第１の導体プラグに対して、ずれた位置に配されており、
    前記第２の導体プラグは、前記第１の導体プラグが形成されている領域の上方の領域に位置しており、
    前記第４の導体プラグは、前記第３の導体プラグが形成されている領域の上方の領域に位置している
    ことを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第２の導電パターンに隣接して形成された、前記第２の導電パターンとほぼ平行な第５の導電パターンと、
    前記第５の導電パターンのうちの、前記第２の導電パターンの前記所定領域に隣接する所定領域下に形成され、前記第５の導電パターンに接続された第５の導体プラグと、
    前記第５の導電パターンの前記所定領域上に形成され、前記第５の導電パターンに接続された第６の導体プラグと、
    前記第５の導電パターンの上方に形成され、前記第６の導体プラグに接続された第６の導電パターンとを有し、
    前記第５の導体プラグは、前記第３の導体プラグのずれとは反対方向にずれた位置に配されており、
    前記第６の導体プラグは、前記第５の導体プラグが形成されている領域の上方の領域に位置している
    ことを特徴とする半導体装置。
  8. 請求項６記載の半導体装置において、
    前記第２の導電パターンに隣接して形成された、前記第２の導電パターンとほぼ平行な第５の導電パターンと、
    前記第５の導電パターンのうちの、前記第２の導電パターンの前記所定領域に隣接する所定領域下に形成され、前記第５の導電パターンに接続された第５の導体プラグと、
    前記第５の導電パターンの前記所定領域上に形成され、前記第５の導電パターンに接続された第６の導体プラグと、
    前記第５の導電パターンの上方に形成され、前記第６の導体プラグに接続された第６の導電パターンとを有し、
    前記第５の導体プラグは、前記第３の導体プラグに対して、前記第３の導体プラグのずれと同じ方向に更にずれた位置に配されており、
    前記第６の導体プラグは、前記第５の導体プラグが形成されている領域の上方の領域に位置している
    ことを特徴とする半導体装置。
  9. 請求項６乃至８のいずれか１項に記載の半導体装置において、
    前記第１の導電パターンと前記第１の導体プラグとが一体に形成されており、
    前記第２の導電パターンと前記第３の導体プラグとが一体に形成されており、
    前記第３の導電パターンと前記第２の導体プラグとが一体に形成されており、
    前記第４の導電パターンと前記第４の導体プラグとが一体に形成されている
    ことを特徴とする半導体装置。
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