JP2003124249A - 半導体部品 - Google Patents

半導体部品

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rewiring
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Abstract

(57)【要約】 【課題】 電極端子が微少間隔で配置されている場合で
あっても容易に再配線パターンを形成することを可能に
する。 【解決手段】 半導体素子の電極端子形成面に、平面形
状が長方形状に形成された電極端子１４が並列して配置
され、電極端子形成面を被覆する電気的絶縁層の表面に
前記電極端子１４とビアを介して電気的に接続して再配
線パターン１６が形成された半導体部品において、前記
電気的絶縁層の表面に形成するビアパッド２０の平面配
置を隣接する電極端子１４ごとに、電極端子１４の長手
方向の一方側と他方側に交互に偏位させた配置とし、前
記ビアパッド２０に接続して再配線パターン１６を設け
たことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電極端子が微少間
隔で配置されている半導体チップにおける再配線パター
ンの配置を特徴とする半導体部品に関する。
【０００２】
【従来の技術】ウエハレベルパッケージは半導体ウエハ
の段階でウエハの表面に再配線パターンを形成する処理
を施して半導体部品とするものであり、ウエハレベルで
所定の処理を施した後、個片に分割して得られる。これ
らの半導体部品は、実装基板に搭載したり、チップオン
チップのように積み重ねて搭載するといった使われ方が
される。
【０００３】これらの半導体部品を製造する場合は、半
導体ウエハに形成されている個々のチップに対し、その
電極端子から所定位置までの配線（再配線という）を形
成し、さらに外部電極を形成し、あるいはワイヤボンデ
ィングによる接続によって実装基板等に実装する処理が
なされる。図６は、半導体ウエハ１０の表面に電気的な
絶縁層１２を設け、絶縁層１２の表面に電極端子１４と
ビア１５を介して電気的に接続させて再配線パターン１
６を形成した状態を示す。再配線パターン１６は、たと
えば一端側を電極端子１４に電気的に接続し、他端側を
外部接続端子を接合するランド部あるいはワイヤボンデ
ィングのボンディング部として形成される。再配線パタ
ーン１６は絶縁層１２の表面上に任意のパターンに形成
することができるから、電極端子１４から再配線パター
ン１６を引き出して適宜ランド部やボンディング部を配
置するといった用い方がなされる。
【０００４】
【発明が解決しようとする課題】図５は従来の再配線パ
ターンの形成例を示すもので、電極端子１４と再配線パ
ターン１６との接続部の平面配置を示す。電極端子１４
は半導体ウエハ１０の表面に一定間隔をあけて四角形状
に形成されており、その電極端子１４の平面内にビア穴
１８が形成され、ビア穴１８の内面の導体層がビアとし
て形成されている。ビア穴１８の周縁部には一定幅でビ
アパッド２０が形成されているが、これは再配線パター
ン１６とビアとの電気的接続を確保するためのものであ
る。
【０００５】ところで、最近の半導体チップでは小型化
して端子数が増えてきているため、電極端子１４の配置
間隔が狭まり、隣接するビアパッド２０の間隔Ｓが十分
にとれなくなるという問題が生じてきた。図５に示す例
では、電極端子１４の幅寸法よりもビアパッド２０の径
寸法Ｒが大きく設定されているが、電極端子１４の配置
間隔が狭くなってきた場合には、ビア穴１８を小さくし
てビアパッド２０の径寸法Ｒを小さくすることでビアパ
ッド２０の配置間隔を確保することが可能である。しか
しながら、ビア穴１８をより小さく形成することは加工
精度の問題と接続抵抗が高くなるという問題があり、ま
たビアパッド２０を小さくすると再配線パターン１６と
の電気的接続の確実性が低くなるという問題がある。
【０００６】また、再配線パターンにボンディング部を
設けて基板や他の半導体チップとの接続をワイヤボンデ
ィングによって行う場合は、半導体チップの電極端子の
近傍にボンディング部を設けることが必要になる。この
場合、半導体チップの電極端子の配置間隔が狭い場合に
は電極端子の近傍にボンディング領域を十分確保するこ
とが困難になるという問題がある。
【０００７】そこで、本発明はこれらの課題を解決すべ
くなされたものであり、その目的とするところは電極端
子が微少間隔で配置される場合であっても、ビアパッド
を縮径したり配線幅を狭めることなく容易にかつ確実に
再配線パターンを形成することができ、また、電極端子
の近傍にボンディング部を確保することができて、ワイ
ヤボンディングによる接続に容易に対応することができ
る半導体部品を提供するにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は次の構成を備える。すなわち、半導体素子
の電極端子形成面に、平面形状が長方形状に形成された
電極端子が並列して配置され、電極端子形成面を被覆す
る電気的絶縁層の表面に前記電極端子とビアを介して電
気的に接続して再配線パターンが形成された半導体部品
において、前記電気的絶縁層の表面に形成するビアパッ
ドの平面配置を隣接する電極端子ごとに、電極端子の長
手方向の一方側と他方側に交互に偏位させた配置とし、
前記ビアパッドに接続して再配線パターンを設けたこと
を特徴とする。また、前記再配線パターンのビアパッド
の近傍部分に、配線パターンを幅広に形成してワイヤボ
ンディングによって接続されるボンディング部を設けた
ことを特徴とする。また、前記ボンディング部を、ビア
パッドから隣接する電極端子の領域上に延出して設けた
ことを特徴とする。
【０００９】また、半導体素子の電極端子形成面を被覆
する電気的絶縁層の表面に、電極端子とビアを介して電
気的に接続して再配線パターンが形成された半導体部品
において、前記再配線パターンのビアパッドの近傍部分
に、配線パターンを幅広に形成してワイヤボンディング
によって接続されるボンディング部を設けたことを特徴
とする。また、前記ボンディング部を、前記ビアパッド
の近傍部分で相互に干渉しない位置に設けたことを特徴
とする。
【００１０】
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。図１は、本発明
に係る半導体部品における再配線パターンの形成例を示
す説明図である。同図で１４はウエハ上に形成されてい
る電極端子、１６は電極端子１４に電気的に接続されて
いる再配線パターンである。本実施形態の半導体部品に
おいて特徴的な構成は、平面形状が長方形に形成されて
並列して配置された電極端子１４に電気的に接続して配
置するビアパッド２０を、隣接する電極端子１４ごとに
電極端子１４の長手方向の一方側と他方側に偏位させて
配置したことである。
【００１１】半導体チップが小型化して電極端子１４の
配置間隔が狭くなると電極端子１４の接合面積が小さく
なることから、電極端子１４を細長い長方形状に形成し
て接合面積を確保することがなされる。本実施形態の半
導体部品では、このような長方形状に形成された電極端
子１４が形成された半導体チップについて、ビアパッド
２０をジグザグ配置とすることにより、隣接するビアパ
ッド２０の間隔を確保し、電極端子１４の配置間隔が狭
くなった場合でもビアパッド２０を縮径したり再配線パ
ターン１６の幅寸法を小さくすることなく再配線できる
ようにしたことを特徴とする。
【００１２】なお、電極端子１４に再配線パターン１６
を電気的に接続して形成する方法は図６に示す従来の再
配線パターン１６の形成方法と同様である。すなわち、
半導体ウエハ１０の表面に電気的な絶縁層１２を形成し
た後、電極端子１４の配置位置に合わせてビア穴１８を
形成し、めっきによりビア穴１８の内面と絶縁層１２の
表面に導体層を形成して再配線パターン１６を形成す
る。本実施形態ではビアパッド２０をジグザグ配置とす
るから、絶縁層１２にビア穴１８を形成する際に隣接す
る電極端子１４ごとに、電極端子１４の長手方向の一方
側と他方側に偏位した位置に交互にビア穴１８を形成す
る。
【００１３】ビア穴１８を形成した後は、スパッタ加工
によりビア穴１８の内面と絶縁層１２の表面にめっきシ
ード層を形成し、次に、めっきシード層の表面を感光性
レジストにより被覆した後、感光性レジストを露光およ
び現像して再配線パターン１６とビアパッド２０を形成
する部位を露出させたレジストパターンを形成する。そ
して、めっきシード層をめっき給電層として電解銅めっ
きを施し、めっきシード層の露出部分に導体層を形成し
た後、レジストパターンを溶解除去し、めっきシード層
の露出部分をエッチングして除去することによりビアに
より電極端子１４と電気的に接続された再配線パターン
１６を形成することができる。
【００１４】なお、これらの再配線パターン１６を形成
する操作は半導体ウエハの電極形成面の全体に対して一
括して行う操作である。実際の半導体ウエハは、個片の
半導体チップが縦横に多数個連設されて形成されている
から、これらの半導体チップの配置に合わせて所定のパ
ターンに再配線パターン１６を形成する。そして、再配
線パターン１６を形成した後、半導体ウエハを個片に分
割することにより再配線パターン１６が形成された個々
の半導体チップを得ることができる。
【００１５】通常、ビアパッド２０の直径は、再配線パ
ターン１６の幅よりも大きくなる。よって、図１に示す
ように、電極端子１４が形成されている平面領域内でビ
アパッド２０を配置する位置を電極端子１４ごとに一方
側と他方側に交互に偏位させて配置すれば、隣接する電
極端子１４に形成されるビアパッド２０同士が相互に重
複する配置となることが解消され、隣接するビアパッド
２０の間に余裕空間を確保することが可能となる。この
ため、ビアパッド２０と再配線パターン１６とが隣接し
て配置されていてもビアパッド２０と再配線パターン１
６との間には十分なスペースを確保することができる。
これによって、電極端子１４の配置間隔が狭くなった場
合でも、ビアパッド２０の径寸法を小さくすることなく
容易に再配線パターン１６を形成することが可能とな
る。
【００１６】従来の再配線パターンの形成方法では、た
とえば、電極端子１４の幅寸法が８０μｍで電極端子１
４の配置間隔が１０μｍ、すなわち電極端子１４のピッ
チが９０μｍの場合に、ビアパッドの径を８０μｍ、再
配線パターン幅を５０μｍとすると、ビアパッドの間隔
は１０μｍとなるが、本発明方法によれば、ビアパッド
と隣接する再配線パターンとの間隔（図１のＳ１）とし
て２５μｍの間隔を確保することができる。
【００１７】なお、図１に示す実施形態では、各々の電
極端子１４から直線的に再配線パターン１６を引き出し
ているが、ビアパッド２０を電極端子１４の平面領域内
で偏位させて配置したことにより、図２、３に示すよう
に、再配線パターン１６にワイヤボンディング用のボン
ディング部を形成することができる。
【００１８】図２に示した再配線パターン１６の配置
は、電極端子１４の一方側（先端側）に配置したビアパ
ッド２０ａについてはビアパッド２０ａから再配線パタ
ーン１６を引き出して形成するとともに、ビアパッド２
０ａから隣接する電極端子１４の上のスペース部分にビ
アパッド２０ａから直接ボンディング部２２ａを延出さ
せて形成したこと、電極端子１４の他方側（後端側）に
配置したビアパッド２０ｂについてはビアパッド２０ｂ
からの引き出しパターンにビアパッド２０ｂから直接幅
広のボンディング部２２ｂを形成したことを特徴とす
る。
【００１９】再配線パターン１６に形成したボンディン
グ部２２ａ、２２ｂは、再配線パターン１６と他の半導
体チップまたは実装基板（パッケージ）との間をワイヤ
ボンディングによって電気的に接続する際にボンディン
グワイヤが接合される部位となる。図２は他の半導体チ
ップまたは実装基板（パッケージ）の電極端子３０とボ
ンディング部２２ａ、２２ｂとをボンディングワイヤ３
２により接続した例を示す。この実施形態のように、電
極端子１４の平面領域内でビアパッドを一方側と他方側
に偏位させて配置すれば、絶縁層１２の表面スペースを
有効に使用してボンディング部２２ａ、２２ｂを形成す
ることが可能である。
【００２０】なお、本発明によれば、再配線パターンに
ワイヤボンディングによって接続するボンディング部を
形成する方法は、従来と同様にビアパッドを直列に配置
する場合にも適用することができる。図３に従来のビア
パッドの配置の場合で、再配線パターン１６にボンディ
ング部２２を形成した例を示す。図３(a)は一方のビア
パッド２０ａについてはその後端側にビアパッド２０ａ
から直接幅広のボンディング部２２ａを延出して、ボン
ディング部２２ａから細幅の再配線パターン１６を引き
出し、他方のビアパッド２０ｂについてはボンディング
部２２ａと干渉しない位置で対向する再配線パターン１
６に向けてボンディング部２２ｂを延出して形成し、ボ
ンディング部２２ｂから細幅の再配線パターン１６を引
き出している。
【００２１】また、図３(b)に示す実施形態では、ビア
パッド２０ａについては、ビアパッド２０ａの近傍位置
で再配線パターンの側縁から対向するビアパッド２０ｂ
に向けてボンディング部２２ａを延出させて形成し、ビ
アパッド２０ｂについては、ボンディング部２２ａと干
渉しない位置で、ビアパッド２０から引き出された再配
線パターンから対向する配線パターンに向けてボンディ
ング部２２ｂを延出させて形成している。図３(a)、(b)
に示す実施形態は、ビアパッド２０ａ、２０ｂの近傍部
分を幅広に形成してボンディング部２２ａ、２２ｂを形
成したものであり、とくにボンディング部２２ａ、２２
ｂをビアパッド２０ａ、２０ｂの近傍位置で相互に干渉
しない位置を選択することによって、所要のボンディン
グ領域を確保して再配線パターンと確実にワイヤボンデ
ィングすることを可能にしたものである。
【００２２】図４は、図２に示すボンディング部２２
ａ、２２ｂを有する再配線パターン１６を形成した半導
体部品４０を搭載した例を示す。この例では、半導体部
品４０に他の半導体チップ４２を搭載し、実装基板４４
に半導体部品４０を搭載している。半導体チップ４２は
フリップチップ接続により半導体部品４０の再配線パタ
ーン１６のランド部１６ｂにバンプ４２ａを介して電気
的に接続され、半導体部品４０はワイヤボンディングに
より実装基板４４に電気的に接続されている。なお、実
装基板４４にかえて他の半導体チップに半導体部品４０
を搭載する形態とすることもできるし、実装基板４４に
かえて他の半導体パッケージに半導体部品４０を搭載す
る形態とすることもできる。
【００２３】このように、再配線パターン１６にボンデ
ィング部２２ａ、２２ｂを設けることにより、半導体部
品と他の半導体チップあるいは実装基板あるいは半導体
パッケージとの間をワイヤボンディングによって電気的
に接続することができ、種々の形態の電子装置として提
供することが可能になる。なお、ビアパッドの近傍に形
成するボンディング部はビアパッドおよび再配線パター
ンの配置に応じて適宜パターンに形成することが可能で
あり、再配線パターンおよびボンディング部の配置が上
述した実施形態に限定されるものではない。
【００２４】
【発明の効果】本発明に係る半導体部品によれば、上述
したように、電極端子に接続するビアパッドをジグザグ
状の平面配置としたこと、ビアパッドと再配線パターン
とを配置するスペースを有効に確保することが可能とな
り、電極端子が微少間隔で配置されている場合であって
も容易に再配線パターンを形成することが可能になる。
また、再配線パターンに幅広部分を形成してボンディン
グ部を設けたことにより、再配線パターンをワイヤボン
ディングによって電気的に接続する部位として好適に利
用することが可能になる等の著効を奏する。
【図面の簡単な説明】
【図１】再配線パターンに形成されるビアパッドと電極
端子の平面配置を示す説明図である。
【図２】再配線パターンとボンディング部の平面配置を
示す説明図である。
【図３】再配線パターンとボンディング部の平面配置の
他の例を示す説明図である。
【図４】再配線パターンを形成した半導体チップの搭載
例を示す説明図である。
【図５】従来の電極端子と再配線パターンの平面配置を
示す説明図である。
【図６】再配線パターンの構成を示す断面図である。
【符号の説明】
１０ 半導体ウエハ １２ 絶縁層 １４ 電極端子 １６ 再配線パターン １６ｂ ランド部 １８ ビア穴 ２０、２０ａ、２０ｂ ビアパッド ２２、２２ａ、２２ｂ ボンディング部 ３０ 電極端子 ３２ ボンディングワイヤ ４０、４２ 半導体チップ ４４ 実装基板
フロントページの続き (72)発明者 風間 拓也 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内 Ｆターム(参考） 5F033 HH11 JJ01 JJ11 KK07 PP15 PP27 PP33 QQ37 UU01 VV07 XX03 5F038 BE07 CA05 CA10 CA15 EZ20 5F044 EE02 EE03 EE06 5F064 DD01 DD13 DD43 EE14 EE26 EE27

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子の電極端子形成面に、平面形
    状が長方形状に形成された電極端子が並列して配置さ
    れ、電極端子形成面を被覆する電気的絶縁層の表面に前
    記電極端子とビアを介して電気的に接続して再配線パタ
    ーンが形成された半導体部品において、 前記電気的絶縁層の表面に形成するビアパッドの平面配
    置を隣接する電極端子ごとに、電極端子の長手方向の一
    方側と他方側に交互に偏位させた配置とし、 前記ビアパッドに接続して再配線パターンを設けたこと
    を特徴とする半導体部品。
  2. 【請求項２】 前記再配線パターンのビアパッドの近傍
    部分に、配線パターンを幅広に形成してワイヤボンディ
    ングによって接続されるボンディング部を設けたことを
    特徴とする請求項１記載の半導体部品。
  3. 【請求項３】 前記ボンディング部を、ビアパッドから
    隣接する電極端子の領域上に延出して設けたことを特徴
    とする請求項２記載の半導体部品。
  4. 【請求項４】 半導体素子の電極端子形成面を被覆する
    電気的絶縁層の表面に、電極端子とビアを介して電気的
    に接続して再配線パターンが形成された半導体部品にお
    いて、前記再配線パターンのビアパッドの近傍部分に、
    配線パターンを幅広に形成してワイヤボンディングによ
    って接続されるボンディング部を設けたことを特徴とす
    る半導体部品。
  5. 【請求項５】 前記ボンディング部を、前記ビアパッド
    の近傍部分で相互に干渉しない位置に設けたことを特徴
    とする請求項４記載の半導体部品。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005317580A (ja) * 2004-04-27 2005-11-10 Fujitsu Ltd 半導体装置
JP2007123756A (ja) * 2005-10-31 2007-05-17 Technology Alliance Group Inc 半導体装置の製造方法および半導体装置
JP2007123665A (ja) * 2005-10-31 2007-05-17 Ricoh Co Ltd 半導体装置用電気回路
US8125083B2 (en) 2005-09-02 2012-02-28 International Rectifier Corporation Protective barrier layer for semiconductor device electrodes
JP2020131502A (ja) * 2019-02-15 2020-08-31 キヤノン株式会社 液体吐出ヘッドおよび液体吐出ヘッドの製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3927783B2 (ja) * 2001-10-16 2007-06-13 新光電気工業株式会社 半導体部品
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
JP5056082B2 (ja) * 2006-04-17 2012-10-24 日亜化学工業株式会社 半導体発光素子
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
CN101419634B (zh) * 2007-10-24 2010-10-20 中芯国际集成电路制造(上海)有限公司 一种可增大工艺窗口的金属层版图布图方法
US8076786B2 (en) 2008-07-11 2011-12-13 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for packaging a semiconductor package
US8110931B2 (en) 2008-07-11 2012-02-07 Advanced Semiconductor Engineering, Inc. Wafer and semiconductor package
TWI372453B (en) 2008-09-01 2012-09-11 Advanced Semiconductor Eng Copper bonding wire, wire bonding structure and method for processing and bonding a wire
US20150075849A1 (en) * 2013-09-17 2015-03-19 Jia Lin Yap Semiconductor device and lead frame with interposer
JP6329059B2 (ja) 2014-11-07 2018-05-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN113690258A (zh) * 2021-09-13 2021-11-23 上海天马微电子有限公司 显示面板及显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529377A (ja) * 1991-07-25 1993-02-05 Nec Corp 半導体装置
US5657206A (en) * 1994-06-23 1997-08-12 Cubic Memory, Inc. Conductive epoxy flip-chip package and method
US5834849A (en) * 1996-02-13 1998-11-10 Altera Corporation High density integrated circuit pad structures
JP3504421B2 (ja) * 1996-03-12 2004-03-08 株式会社ルネサステクノロジ 半導体装置
JP3989038B2 (ja) * 1996-04-17 2007-10-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP3022819B2 (ja) 1997-08-27 2000-03-21 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
JP2000150701A (ja) * 1998-11-05 2000-05-30 Shinko Electric Ind Co Ltd 半導体装置並びにこれに用いる接続用基板及びその製造方法
JP3927783B2 (ja) * 2001-10-16 2007-06-13 新光電気工業株式会社 半導体部品

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005317580A (ja) * 2004-04-27 2005-11-10 Fujitsu Ltd 半導体装置
US7075182B2 (en) 2004-04-27 2006-07-11 Fujitsu Limited Semiconductor device
CN100382303C (zh) * 2004-04-27 2008-04-16 富士通株式会社 半导体器件
US8125083B2 (en) 2005-09-02 2012-02-28 International Rectifier Corporation Protective barrier layer for semiconductor device electrodes
JP2007123756A (ja) * 2005-10-31 2007-05-17 Technology Alliance Group Inc 半導体装置の製造方法および半導体装置
JP2007123665A (ja) * 2005-10-31 2007-05-17 Ricoh Co Ltd 半導体装置用電気回路
JP2020131502A (ja) * 2019-02-15 2020-08-31 キヤノン株式会社 液体吐出ヘッドおよび液体吐出ヘッドの製造方法
JP7263039B2 (ja) 2019-02-15 2023-04-24 キヤノン株式会社 液体吐出ヘッドおよび液体吐出ヘッドの製造方法

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