KR101113501B1 - 반도체 패키지의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 패키지의 제조 방법은 기판 웨이퍼 상에 절연층을 형성시키는 단계; 상기 절연층 상에 회로 연결을 하도록 재배선 도금하여 전극 패턴부를 형성시키는 단계; 상기 재배선 도금이 일부 노출되도록 상기 재배선 도금 상부에 보호부를 형성시켜 반도체 칩을 제조하는 단계; 및 내측에 수용 공간이 형성된 회로 기판에 상기 반도체 칩을 실장하여 전기적으로 연결하는 단계;를 포함할 수 있다.

Description

반도체 패키지의 제조 방법{Manufacturing method of semiconductor package}
본 발명은 반도체 패키지의 제조 방법에 관한 것으로, 보다 자세하게는 별도의 범프 공정이 필요 없어 제조 공정을 줄일 수 있는 반도체 패키지의 제조 방법에 관한 것이다.
반도체 산업에 있어서 기술 개발의 주요한 추세 중의 하나는 반도체 소자의 크기를 축소하는 것이다.
상기 부품들의 경박 단소화를 실현하기 위해서는 실장 부품의 개별 사이즈를 줄이는 기술과, 다수개의 개별소자들을 원칩(one chip)화하는 SOC(System On chip) 기술 및 다수개의 개별소자들을 하나의 패키지(package)로 집적하는 SIP(System In Package) 기술 등이 필요하며, 이를 구현하기 위하여 재배선(rerouting) 또는 재배치(redistribution) 기술을 이용하여 구현할 수 있다.
따라서, 이러한 반도체 패키지는 전자 부품 간을 접속하는 배선을 단축할 수 있을 뿐만 아니라 고밀도 배선화를 실현할 수 있는 장점이 있다. 그리고, 전자부품의 실장으로 인해 회로기판의 표면적을 넓힐 뿐만 아니라 전기적 특성도 우수한 장 점이 있다.
특히, 임베디드형 회로 기판은 반도체 칩이 기판의 표면에 실장되는 것이 아니라 그 내부에 임베딩(embedding)되기 때문에 기판의 소형화, 고밀도화 및 고성능화 등이 가능하여 그 수요가 점차 증가하고 있는 추세이다.
그러나, 이러한 반도체 패키지는 반도체 칩의 상부에 회로 기판과의 연결을 위한 다수의 배선 공정이 필요하므로 많은 공정비와 공정 시간을 필요로 하며, 이러한 공정들을 줄여서 경제적으로 이득을 얻고자 하는 요구가 있다. 따라서, 이러한 문제점을 해결해야 할 기술이 요구되고 있다.
본 발명은 상술된 종래 기술의 문제를 해결하기 위한 것으로, 그 목적은 범프층을 형성시키는 공정을 없애므로 제조 공정 및 그 시간을 줄일 수 있는 반도체 패키지 및 그 반도체 패키지의 제조 방법을 제공하는 데 있다.
본 발명에 따른 반도체 패키지의 제조 방법은 기판 웨이퍼 상에 절연층을 형성시키는 단계; 상기 절연층 상에 회로 연결을 하도록 재배선 도금하여 전극 패턴부를 형성시키는 단계; 상기 재배선 도금이 일부 노출되도록 상기 재배선 도금 상부에 보호부를 형성시켜 반도체 칩을 제조하는 단계; 및 내측에 수용 공간이 형성된 회로 기판에 상기 반도체 칩을 실장하여 전기적으로 연결하는 단계;를 포함할 수 있다.
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또한, 본 발명에 따른 반도체 패키지의 제조 방법의 상기 전극 패턴부는 약 5 ~ 15㎛로 형성시키는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 패키지의 제조 방법의 상기 전극 패턴부를 형성시키는 단계는 구리(Cu)층을 상기 절연층 상에 스퍼터링(sputtering)하여 형성시키는 단계를 포함하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 패키지의 제조 방법의 상기 회로 기판에 상기 반도체 칩을 전기적으로 연결하는 단계는 상기 회로 기판에서 상기 전극 패턴부의 상부까지 연결되는 비아홀을 형성한 이후에 상기 비아홀에 도전 물질을 충진하여 전기적으로 연결되는 비아부를 형성시키는 단계를 포함하는 것을 특징으로 할 수 있다.
본 발명에 따른 반도체 패키지의 제조 방법은 상기 반도체 칩의 일면에 패턴 형상으로 형성되며, 상기 회로 기판의 비아부와 직접적으로 접촉되어 서로 전기적으로 연결하기 위한 전극 패턴부를 포함하므로 별도의 범프를 형성하는 공정을 줄일 수 있으며, 이에 따라 공정 수의 감소 및 시간을 줄일 수 있는 효과가 있다.
본 발명에 따른 반도체 패키지 및 반도체 패키지의 제조 방법은 도 1 내지 도 8을 참조하여 좀 더 구체적으로 설명한다. 이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다.
다만, 본 발명의 사상은 제시되는 실시예에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명 사상 범위 내에 포함된다고 할 것이다.
또한, 각 실시예의 도면에 나타나는 동일 또는 유사한 사상의 범위 내의 기능이 동일한 구성요소는 동일 또는 유사한 참조부호를 사용하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 2는 도 1의 반도체 패키지에 실장되는 반도체 칩을 설명하기 위한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 회로 기판(110), 반도체 칩(120) 및 전극 패턴부(130)를 포함할 수 있다.
회로 기판(110)은 금속 코어(112)에 반도체 칩(120)을 실장하기 위한 수용 공간을 제공하기 위하여 적어도 하나 이상의 홈(113)들을 형성할 수 있다. 이때, 홈을 형성하는 방법은 드라이 에칭(dry etching) 또는 웨트 에칭(wet etching) 방법 등을 사용할 수 있다.
그리고, 상기 수용 공간에 반도체 칩(120)을 안착시킨 후에는 그 상부에 일정 두께의 절연부(114)를 형성시키게 된다. 따라서, 이러한 공정에 의해서 회로 기판(110)의 내부에 수용되는 반도체 칩(120)은 봉지되게 된다.
그리고, 회로 기판(110)의 표면에는 반도체 칩(120)의 표면에 형성되는 전극 패턴부(130)와 전기적으로 연결하기 위한 비아부(116)가 형성될 수 있다.
비아부(116)는 전극 패턴부(130)가 외부로 노출되도록 비아 홀(117)이 형성된 이후에 그 내부에 도전성 물질을 충진하여 형성시킬 수 있으며, 회로 기판(110)의 표면에 형성되는 회로 패턴과 전기적으로 연결될 수 있다.
이때, 비아 홀(117)을 형성시키는 방법은 공지된 방법으로 천공할 수 있으며, 이산화탄소를 사용하는 레이저 드릴링 방법등이 사용될 수도 있다.
반도체 칩(120)은 회로 기판(110)의 수용 공간에 삽입되어 비아부(116)와 전기적으로 연결될 수 있다. 이때, 반도체 칩(120)은 기판 웨이퍼에 다수개가 형성되어 제조될 수 있으며, 이러한 칩은 능동 소자, 수동 소자 또는 IC 칩일 수 있는 것이다.
이때, 반도체 칩(120)의 상부에는 재배선 도금을 통해서 전극 패턴부(130)가 형성될 수 있으며, 이러한 전극 패턴부(130)가 비아부(116)와 전기적으로 연결됨으로써 회로 기판(110)과 전기적으로 연결되는 것이다.
전극 패턴부(130)는 반도체 칩(120)의 일면에 형성되는 데, 재배선 도금에 의해서 패턴 형상으로 형성될 수 있다. 여기서, 패턴 형상이란 전기적으로 연결하기 위하여 형성되는 회로 배선과 같은 형상을 의미할 수 있다.
이때, 전극 패턴부(130)의 두께는 약 5 ~ 15㎛ 인 것을 특징으로 할 수 있다. 따라서, 이러한 두께로 형성되는 전극 패턴부(130)에 의해서 반도체 칩(120)은 전기 저항이 감소될 수 있다. 그리고, 이러한 전극 패턴부(130)에 의해서 전기적인 신뢰성이 향상되는 효과가 있다.
또한, 일반적으로 반도체 칩(120)이 회로 기판(110)과 전기적으로 연결될 때에는 반도체 칩(120) 상에 별도의 범프 층을 형성시키게 된다. 그러나, 상기의 두께로 형성되는 전극 패턴부(130)는 직접적으로 비아부(116)가 연결되기 위해서 전극 패턴부(130) 자체가 비아 홀(117) 제조 시에 반도체 칩(120)이 노출되도록 형성되지 않으므로 전기적인 단선 효과를 제거할 수 있다.
따라서, 본 실시예에 따른 반도체 패키지는 이러한 범프 층을 제조하는 공정을 생략할 수 있으므로 공정 수의 감소 및 그 공정 시간을 줄일 수 있어 경제적으로 매우 큰 효과를 얻게 된다. 또한, 이러한 공정 수의 감소는 반도체 패키지의 제조 수율을 향상시키는 큰 역할을 하게 된다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 본 실시예에 따른 반도체 패키지는 절연 재질의 기판(121) 상에 절연층(122)을 형성시키는 단계를 포함할 수 있다.
이때, 절연층(122)은 기판(121) 상에 형성된 패드가 외부로 노출되도록 오픈 형성될 수 있다. 그리고, 절연층(122)은 감광성 재질일 수 있으며, 폴리이미드(Polyimide), 폴리벤조옥사졸(Polybenzooxazole), 벤조사이클로부렌(benzocyclobutene) 및 에폭시(epoxy)로 이루어진 군에서 선택된 하나 또는 그 이상을 포함할 수 있다. 그러나, 절연층(122)의 재질은 이에 한정되지 않는다.
그리고, 도 4에서 도시된 바와 같이, 상기 절연층(122)이 형성된 반도체 칩(120)의 일면에는 구리(Cu) 재질의 도금층(123)을 상기 절연층 상에 스퍼터링(sputtering)하여 형성시키는 단계를 포함할 수 있다.
따라서, 도금층(123)은 반도체 칩(120)의 전면에 전체적으로 형성될 수 있으며, 절연층(122)이 개방된 부분에도 형성될 수 있다.
그리고, 도 5에서 도시된 바와 같이, 포토 레지스트층(124)을 반도체 칩(120)의 일면에 형성시킨 후에는 마스크를 이용하여 포토 레지스트층(124)이 전극 패턴부(130)를 형성시킬 부분을 제거하게 된다.
그리고, 도 6에서 도시된 바와 같이, 포토 레지스트층(124)의 사이에는 전해 도금 방식을 통해서 전극 패턴부(130)가 형성된다. 이때, 전극 패턴부(130)는 일반적으로 전기 도금 또는 스퍼터링에 의해서 형성될 수 있는 것이다.
이때, 전극 패턴부(130)의 두께는 약 5 ~ 15㎛ 인 것을 특징으로 할 수 있 다. 따라서, 이러한 두께로 형성되는 전극 패턴부(130)에 의해서 반도체 칩(120)은 전기 저항이 감소될 수 있다. 그리고, 이러한 전극 패턴부(130)에 의해서 전기적인 신뢰성이 향상되는 효과가 있다.
그리고, 도 7에서 도시된 바와 같이, 전극 패턴부(130)가 형성되지 않은 부분의 도금층(123)과 포토 레지스트층(124)은 제거하게 된다. 이때, 제거하는 방법은 에칭 공정이나 스트립(strip) 공정을 통해서 하게 된다.
그리고, 도 8에서 도시된 바와 같이, 전극 패턴부(130)가 형성된 반도체 칩(120)의 상부에는 보호부(140)를 형성시킨다. 이때, 보호부(140)는 리콘 질화층, 실리콘 산화층, 실리콘 산질화층 또는 이들의 다중층일 수 있다. 따라서, 보호부(140)에 의해서 전극 패턴부(130) 및 다른 회로 패턴들이 보호될 수 있다.
그리고, 보호부(140)의 일측은 전극 패턴부(130)가 노출되도록 개방 형성되며, 상기 개방된 부분에는 비아부(116)가 연결되는 것이다.
따라서, 상기와 같이 형성된 반도체 칩(120)은 수용 공간이 마련되는 회로 기판(110)에 실장되어 반도체 패키지가 완성되는 것이다. 이렇게 제조되는 반도체 패키지는 웨이퍼 두께를 얇게 만드는 공정과 다이싱(dicing) 공정을 통해서 하나의 제품으로 완성되는 것이다.
결과적으로, 본 실시예에 따른 반도체 패키지는 반도체 칩(120) 상부에 별도의 범프층이 필요치 않으므로 범프층을 제조하는 공정인 구리 도금층을 형성시키는 공정, 범프층을 형성시키기 위한 포토 레지스트층을 마련하는 공정, 상기 포토 레지스트층에 패턴을 형성하는 공정, 범프 도금 공정, 포토 레지스트 및 구리 도금층 을 제거하는 공정 등을 모두 생략할 수 있다.
따라서, 본 실시예에 따른 반도체 패키지는 그 제조 공정이 매우 단순화하여 경제적으로 큰 이익이 있는 것이다. 또한, 이러한 공정 수의 감소는 반도체 패키지의 제조 수율을 향상시키는 큰 역할을 하게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 도 1의 반도체 패키지에 실장되는 반도체 칩을 설명하기 위한 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100.... 반도체 패키지 110.... 회로 기판
116.... 비아부 117.... 비아 홀
120.... 반도체 칩 121.... 기판
122.... 절연층 123.... 도금층
124.... 포토 레지스트층 130.... 전극 패턴부
140.... 보호부

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판 상에 절연층을 형성시키는 단계;
    상기 절연층 상에 회로 연결을 하도록 재배선 도금하여 전극 패턴부를 형성시키는 단계;
    상기 전극 패턴부가 일부 노출되도록 상기 재배선 도금 상부에 보호부를 형성시켜 반도체 칩을 제조하는 단계; 및
    내측에 수용 공간이 형성된 회로 기판에 상기 반도체 칩을 실장하여 전기적으로 연결하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  7. 제6항에 있어서,
    상기 전극 패턴부는 5 ~ 15㎛로 형성시키는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제6항에 있어서,
    상기 전극 패턴부를 형성시키는 단계는,
    구리(Cu)층을 상기 절연층 상에 스퍼터링(sputtering)하여 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제6항에 있어서,
    상기 회로 기판에 상기 반도체 칩을 전기적으로 연결하는 단계는,
    상기 회로 기판에서 상기 전극 패턴부의 상부까지 연결되는 비아홀을 형성한 이후에 상기 비아홀에 도전 물질을 충진하여 전기적으로 연결되는 비아부를 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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