JP2007214402A - 半導体素子及び半導体素子内蔵型プリント配線板 - Google Patents

Abstract

【課題】半導体素子の搭載位置にずれが生じた場合であっても、導通不良のない高品質の半導体素子内蔵プリント配線板を歩留まり良く得ることができる半導体素子及び当該高品質の半導体素子内蔵型プリント配線板を提供する。
【解決手段】ベース基板２１の所望の位置に接着材１５により搭載されて、プリント配線板の内層部に導入される半導体素子２０であって、当該半導体素子２０がフェイスアップ構造からなり、かつその一方の主面において、自動外観検査機の位置検出用のマーク１０が前記半導体素子２０の電極パッド１１と同一面上に設けられている半導体素子内蔵型のプリント配線板であって、本来の設計位置からずれた位置に搭載された半導体素子２０を有し、かつ当該位置ずれした半導体素子２０が搭載されたピースについてはその位置ずれした状態に対応せしめて接続ビアが形成されている半導体素子内蔵型プリント配線板。
【選択図】図１

Description

本発明は、半導体素子及び半導体素子内蔵型のプリント配線板に関するものであり、特に、内蔵している半導体素子が搭載の際に位置ずれした場合であっても、高品質の半導体素子内蔵型プリント配線板を高い歩留まりで得ることができる半導体素子及び高品質の半導体素子内蔵型プリント配線板に関する。

近年、プリント配線板の内部に各種の半導体素子などを導入した半導体素子内蔵型のプリント配線板が開発され、実用に供されている。従来、斯かる半導体素子内蔵型のプリント配線板としては一般に、図２０に示されるような構造のものが知られている（例えば、特許文献１参照）。

以下、この図２０を用いて従来技術を説明する。まず、図２０（ａ）に示されるように、あらかじめパッド７１を回路形成したベース基板７２を用意し、そのパッド７１にクランプ７９や吸着機などを使用して半導体素子８０を搭載する。また、半導体素子８０の下面にはあらかじめ接着材７３を塗布し、当該接着材７３にて半導体素子８０をパッド７１に接着固定することで、所望の位置に部品８０を搭載することができる。

次いで、半導体素子８０の搭載後には、半導体素子８０をプリント配線板の内層部に導入することを目的として、図２０（ｂ）に示されるように絶縁材７４を半導体素子８０の上方部より積層し、銅箔７５と共に加熱環境下で加圧することで、半導体素子内蔵型のプリント配線板を構成することができる。

しかしながら、上記のような接着材７３を使用した半導体素子８０の搭載方法は、図２０（ｂ）に示されるように、半導体素子が本来搭載されるべき半導体素子の搭載設計位置に対して異なった位置に搭載されることによる不具合、いわゆる半導体素子の位置ずれ不具合と呼称される問題を生じることがあった。

このような、半導体素子８０の位置ずれ不具合を生じた場合には、図２０（ｃ）に示されるように、プリント配線板の構造的な欠陥を生じさせる。すなわち、接続ビア７６を介して半導体素子８０に接続される電極パッド７８と上層の導体パターン７７との接続部に位置ずれが生じ、主に導通不良に起因する半導体素子内蔵型のプリント配線板の不良発生が問題となっていた。

因に、上記の接着材を使用した接着固定型での半導体素子の搭載方法以外の従来方法としては、はんだ接続による半導体素子及び部品などの搭載方法が挙げられ、このはんだ接続法によれば、リフローなどの加熱によりはんだが溶融し、このはんだの溶融によるセルフアライメントが機能するために、部品の位置ずれ不具合を適正位置に修復することができ、位置ずれ問題を回避することができる。しかしながら、上記接着材による接着固定型の部品搭載方法においては、前記はんだのセルフアライメントのような位置ずれを修復する機能が無いために、製造工程内で上記部品の位置ずれを修復することは困難であった。

さらに、上記半導体素子の位置ずれに関しては、複数の発生要素が挙げられる。例えば第１に、クランプ７９が部品８０を掴む際の機械的な掴みずれから生じるものがある。第２に、クランプ７９により半導体素子８０を搭載する際の機械的な搭載ずれから生じるものがある。第３に、半導体素子８０をパッド部７１に接着する際に、強固な接着を構成するために加熱及び加圧が行なわれるが、その際に発生する接着材７３の流動ずれから生じるものがある。更にこれら以外にも、ベース基板７２の平坦性による影響や、固定圧力の不均一さによる影響からも半導体素子の位置ずれ不具合を生じることがあった。

そのため、上記接着材による接着固定型の半導体素子の搭載方法においては、仮に一つの位置ずれ不具合を抑制することは出来たとしても、完全に位置ずれ不具合の発生を無くすことは、上記複数の位置ずれ発生要素があるために極めて困難なのが実状であった。

また、上記接着材による接着固定型の部品搭載方法においては、リペアーによる再接続修復が材料特性の面から困難であるため、高い歩留まりで製品を製造することが難しかった。

このような背景において従来は、半導体素子搭載の際に位置ずれを生じた場合には、当該半導体素子が搭載されているプリント配線板の個片箇所（以下、この個片箇所をピースと記載する）を個別に欠陥部として判定し、当該欠陥部のピースにマーキングし、当該マーキングしたピースのみを不良品として処理することを行なってきた（例えば、特許文献２参照）。

図２１は、前記欠陥部のピースを不良品として識別する態様を模式図として示したものである。図２１に示されるように、上記のような理由で位置ずれ不具合を生じた位置ずれ半導体素子８４ａ及び８４ｂは、個別に不良のピースとして識別し、他の設計上的確な位置に搭載された半導体素子に関しては、良品な製品として識別して、半導体素子内蔵型プリント配線板の製造を行なっていた。

しかしながら、上記のような不良識別処理方法においては、次のような問題を生じていた。すなわち、プリント配線板の内部に導入する部品類が安価なものであれば不良金額は少なく、コスト面で対応することができるものであるが、半導体素子のような能動部品は高価であり、不良損失金額が高額なものとなっていた。

また、前記位置ずれ不具合を生じた半導体素子は、図２０（ｃ）に示されるような導通接続の問題を生じるが、それは半導体素子との接続箇所が問題であり、半導体素子自身の性能自体は特に劣化が生じている訳では無い。そのため、上記のような不良識別処理方法においては、結果的に安定した性能を示す半導体素子を不良品として処理してしまう、と云う問題があった。
特開２００５−２３５８８１号公報 特開２００３−１３９７２０号公報

以上のような背景に基づき本発明が解決しようとする課題は、接着材を使用した接着固定型の半導体素子の搭載において、プリント配線板の内部に導入される半導体素子の搭載位置にずれが生じた場合であっても、導通不良のない高品質の半導体素子内蔵型プリント配線板を歩留まり良く得ることができる半導体素子及び当該高品質の半導体素子内蔵型プリント配線板を提供することにある。

本発明者らは上記課題を解決するために種々検討を重ねた。その結果、半導体素子の表面部にマークを設ければ、また当該マークを設けた半導体素子をプリント配線板の内層部に導入し、位置ずれした半導体素子が搭載されたピースについてはその位置ずれした状態に対応せしめて接続ビア、導体パターンあるいはソルダーレジストを形成すれば、極めて良い結果が得られることを見出して本発明を完成するに至った。

すなわち、本発明は、ベース基板の所望の位置に接着材により搭載されて、プリント配線板の内層部に導入される半導体素子であって、当該半導体素子がフェイスアップ構造からなり、かつその一方の主面において、自動外観検査機の位置検出用のマークが前記半導体素子の電極パッドと同一面上に設けられていることを特徴とする半導体素子により上記課題を解決したものである。

また、本発明は、前記半導体素子がウエハレベルパッケージであることを特徴とする半導体素子により上記課題を解決したものである。

また、本発明は、前記マークが１つの半導体素子に、２〜４個が設けられていることを特徴とする半導体素子により上記課題を解決したものである。

また、本発明は、前記マークと前記電極パッドが、絶縁材により表面が平坦化されていることを特徴とする半導体素子により上記課題を解決したものである。

また、本発明は、前記半導体素子が、ベース基板に搭載された後、前記マークを自動外観検査機にて検出することによりその搭載位置が座標データとして検出されるものであることを特徴とする半導体素子により上記課題を解決したものである。

また、本発明は、接着材により接着固定されたフェイスアップ構造からなる半導体素子が内層部に配置された半導体素子内蔵型のプリント配線板であって、本来の設計位置からずれた位置に搭載された半導体素子を有し、かつ当該位置ずれした半導体素子が搭載されたピースについてはその位置ずれした状態に対応せしめて接続ビアが形成されていることを特徴とする半導体素子内蔵型プリント配線板により上記課題を解決したものである。

また、本発明は、前記接続ビアが、前記半導体素子と当該半導体素子の上層の導体パターンとを接続することを特徴とする半導体素子内蔵型プリント配線板により上記課題を解決したものである。

また、本発明は、接着材により接着固定されたフェイスアップ構造からなる半導体素子を内層部に配置された半導体素子内蔵型のプリント配線板であって、本来の設計位置からずれた位置に搭載された半導体素子を有し、かつ当該位置ずれした半導体素子が搭載されたピースについてはその位置ずれした状態に対応せしめて導体パターン又は／及びソルダーレジストが形成されていることを特徴とする半導体素子内蔵型プリント配線板により上記課題を解決したものである。

また、本発明は、前記内層部に配置された半導体素子が、前記した何れかの半導体素子であることを特徴とする半導体素子内蔵型プリント配線板により上記課題を解決したものである。

また、本発明は、前記半導体素子が搭載されたプリント配線板が、複数個のピースを連結したシートから成り、かつ当該シートがボードマークを有するボード枠に複数個はめ込み設置されていることを特徴とする半導体素子内蔵型プリント配線板により上記課題を解決したもの。

本発明の半導体素子を用いれば、プリント配線板の内部に導入される半導体素子の搭載位置にずれが生じた場合であっても、位置検出用マークにより、本来の設計位置ではなく、当該位置ずれした状態の半導体素子との精度の良い位置合わせにより、プリント配線板の接続ビア並びに導体パターン及びソルダーレジストを形成し得るので、導通不良のない高品質の半導体素子内蔵型のプリント配線板を歩留まり良く製造することができる。また、本発明の半導体素子内蔵型プリント配線板は、半導体素子の搭載位置にずれが生じていても導通接続に欠陥が生じることなく、高品質なものとなっている。

以下、本発明を実施するための最良の形態について、図面と共に詳しく説明する。

図１は本発明の半導体素子と、当該半導体素子を内層部に導入した本発明の半導体素子内蔵型プリント配線板の構造を示している。

図１（ａ）は本発明の半導体素子を示す概略断面説明図である。当該半導体素子２０は、両面銅張り積層板などのベース基板２１に接着材１５を使用した接着固定型の方法により搭載される。また、絶縁層と導体層とを順に半導体素子２０の上方より積み重ねることにより、プリント配線板の内層部に導入されるものである。

半導体素子２０は、シリコンウエハ１上に半導体の微細回路が形成され、接続パッド２が設けられている。また、接続パッド２に再配線接続され、シリコンウエハ１の上方の主面に、電極パッド１１が設けられている。これは、半導体素子２０の上方の主面より電気接続されるフェイスアップ構造からなるものである。さらに、前記電極パッド１１と同一面上には、マーク１０が設けられ、当該マーク１０と前記電極パッド１１は、絶縁材９によりその間隙となる部分が埋設されており、表面が平坦化されている。

上記のような構成からなる半導体素子２０はウエハレベルパッケージと呼称される小片の形状のものが使用される。これは、前記ウエハレベルパッケージにおいては合わせ精度の要求が高いこと、単価が高いために高い歩留まりが要求されることなどの理由があり、本発明においてはそれらの要求に対応できるためである。

図１（ｂ）は本発明の半導体素子内蔵型プリント配線板を示す概略断面説明図である。当該半導体素子内蔵型プリント配線板は、前記半導体素子２０が内層部に配置されており、その周辺には絶縁材２３が設けられている。また、半導体素子２０の電極パッド１１部には接続ビア２５が接続されており、当該接続ビア２５を介して上層の導体部の導体パターン２６と接続されている。さらに、導体パターン２６の上面にはソルダーレジスト２７が被覆され、前記半導体素子内蔵型プリント配線板が構成されている。

本発明の半導体素子内蔵型プリント配線板は、図１（ｂ）に示されるように、プリント配線板の内部に導入される半導体素子２０が搭載の際に、搭載設計位置に対して位置ずれを生じた場合であっても、当該半導体素子２０との精度の良い位置合わせにより、プリント配線板の接続ビア２５並びに導体パターン２６及びソルダーレジスト２７を形成することができるものである。

図２〜図７は、本発明の半導体素子の製造方法を示す概略断面工程説明図である。以下当該図２〜７を用いて本発明の半導体素子を更に詳しく説明する。

始めに、半導体の微細な回路が形成されたシリコンウエハ１上に接続パッド２を形成し、次いで、絶縁材３を接続パッド２の上方より設け、当該接続パッド２の箇所には絶縁材３が開口する開口部４を設けて図２に示される構造体を得る。

次いで、前記図２に示される構造体を使用して、絶縁材３の上面にレジスト５を設けた後に、レジスト５の開口箇所にめっき方式や蒸着方式により導体６を付着させて図３に示される構造体を得る。当該導体６の一部である、図３に示される導体６ａは、前記開口部４を埋設して接続パッド２に導体接続する構造となる。これは、前記接続パッド２からの再配線接続を形成する。

また、図３に示される構造体においては、前記の接続パッド２から導体６ａによる再配線接続構造のほかに、導体６ｂからなる接続パッド２に非接続な導体部位を有する。前者の接続パッド２から導体６ａによる再配線接続構造は、後述する電極パッド部を形成し、接続ビアを介して、上層の導体部と接続されるための役割を示す。後者の導体６ｂからなる接続パッド２に非接続な導体部位は、後述するマーク部を形成する。

次いで、前記図３に示される構造体より、レジスト５を剥離し、表面に導体６ａ及び導体６ｂが存在する図４に示される構造体を得る。

次いで、前記図４に示される構造体にレジスト７を貼り付けた後に、当該レジスト７の開口部を前記導体６ａ及び導体６ｂに設ける。さらに、当該開口部に導体をポスト状態に形成し、接続パッド２に接続される導体６ａの上に導体ポスト８ａを設けると共に、接続パッド２に非接続な導体６ｂの上に導体ポスト８ｂを設けて図５に示される構造体を得る。

次いで、前記図５に示される構造体のレジスト７を剥離した後に、導体６ａ及び６ｂ並びに導体ポスト８ａ及び８ｂの間隙に相当する箇所に絶縁材９を設けて図６に示される構造体を得る。ここで、研磨により表面を平坦化することで、導体ポスト８ａに基づく箇所を電極パッド１１とする。また、導体ポスト８ｂに基づく箇所をマーク１０とする。

次いで、前記図６に示される構造体を使用して、ダイシングすることで、図７に示される小片の半導体素子２０を得る。また、当該半導体素子２０は、接着材を使用した接着固定型の方式で搭載するために、半導体素子２０の下面には接着材１５を設ける。この接着材１５は、前記ダイシングを行なった後に設けても良く、接着材を半導体素子２０の下面に設けた後にダイシングしても良い。

図８は、本発明の半導体素子２０の概略平面説明図（表面からの観察図）である。当該半導体素子２０の特徴的な箇所としては、図８に示されるように半導体素子２０の表面部にマーク１０が設けられている点である。

前記マーク１０の主な役割は、半導体素子２０をプリント配線板の内層部における所望の位置に搭載した後に、当該半導体素子２０の位置ずれについて、その位置ずれ量を認識できるようにするためのものである。

すなわち、図８に示される半導体素子２０の表面部に設けられたマーク１０を自動外観検査機（ＡＯＩ）などの装置を使用することにより読み取り、当該マーク１０が搭載されている位置の平面座標データを検出し、その座標データを設計位置データと比較し、数値として演算処理することにより、半導体素子２０の位置ずれ量を情報として把握することが可能となる。

ここで、従来技術を参照とすると、図２１に示されるような位置ずれ半導体素子８４ａ，８４ｂにおいては、前記マーク１０を有していないために、位置ずれ半導体素子８４ａ，８４ｂの位置ずれ量を正確に補足することは困難であった。また、当該マーク１０に類似するマーク類が存在する場合でも、作業員による測長検査を行なうことによって、単に半導体素子の位置がずれていることを認識し、前述のように当該半導体素子を不良品として処理するに留まるものであった。

しかしながら、図８に示される半導体素子２０の表面部に設けられたマーク１０は、自動外観検査機（ＡＯＩ）などにより読み取りを行なうことで、搭載位置を平面座標として認識することができる。加えて、設計上の座標値と比較して数値として演算することにより、半導体素子２０の位置ずれ量を搭載位置の平面において、縦方向変位と横方向変位並びに角度（θ）変位を把握することが可能となり、この位置ずれ量の情報をもとに、半導体素子２０に接続される接続ビア並びに上層の導体パターン及びソルダーレジストパターンを行なうことができるようになるものである。

前記半導体素子２０の表面部に設けられたマーク１０の数は、１個の半導体素子２０に対して３ないし４個のマークを設けることが好ましい。これは、半導体素子２０の座標を正確に把握することができることと、特に角度（θ）変位による位置ずれを把握することができるためである。しかしながら、近年の技術の発展にともなう半導体素子２０の小型化を背景とした場合、前記３ないし４個の部品マークを設けることが困難であることがある。このような場合には２個の部品マークを設け、設計値と比較することでも縦方向変位と横方向変位並びに角度（θ）変位を把握することが可能である。

図９は、前記半導体素子２０の表面部に設けられたマーク１０の形状について示した模式図である。当該マーク１０は、搭載の際に位置ずれが生じた半導体素子について、自動外観検査機（ＡＯＩ）により座標を読み取り、その座標を設計値と比較することで位置ずれ量を数値的に算出することを目的としている。したがって、自動外観検査機（ＡＯＩ）により読み取りが行なえる形状であることが良い。

図９（ａ）から（ｅ）に示される種々の形状は、マーク１０として使用される形状の例示である。始めにマーク１０は、図９（ａ）に示されるような真円の形状であっても良い。これは前記真円の形状であっても読み取り位置を前記自動外観検査機（ＡＯＩ）にあらかじめ入力することで、読み取りが行なえるためである。

しかしながら、図６に示されるように、マーク１０の同一平面上においては、同形状の電極パッド１１が複数設けられていることが多く、自動外観検査機（ＡＯＩ）が部品マーク１０と電極パッド１１とを識別しない場合もしくは誤認する場合がある。そのため、図９（ａ）に示されるような真円の形状をマーク１０に使用する際には、電極パッド１１とのサイズを異なるものを使用し、大小の形状の違いによる変化を設けることが良い。

一方、上記マーク１０と電極パッド１１とを容易に識別することを目的として、マーク１０の形状は図９（ｂ）から（ｅ）に示される電極パッド１１の形状と異なるものを使用することが好適である。

図９（ｂ）に示されるマーク形状はドーナッツ形状にしたものであり、前記形状の中央抜き部の中心部（点線の交点位置）を座標として自動外観検査機（ＡＯＩ）が認識することができる。図９（ｃ）に示される形状は、さらにドーナッツ形状の中央に導体部を設けたものであり、当該中央導体部の中心部（点線の交点位置）を座標として認識することができる。図９（ｄ）に示されるマーク形状は、導体を十字形状にしたものであり、当該十字形状の中心部（点線部の交点位置）を座標として認識することができる。図９（ｅ）に示されるマーク形状は、矛先が中央に対面するくさび形状にしたものであり、当該くさび形状の中心部（点線部の交点位置）を座標として認識することができる。

このように、マーク１０の形状は、当該マーク１０の中心部を自動外観検査機（ＡＯＩ）が認識することができれば多様な形状を使用することができる。また、これらのマーク１０を使用することにより、自動外観検査機（ＡＯＩ）にて容易に個々のマーク１０の座標を認識することができる。

一方、自動外観検査機（ＡＯＩ）にて容易に個々のマーク１０の座標を認識することができる場合、前記従来技術の問題点を解決することができる。それについて、図１０を使用して以下順に説明する。

始めに、背景技術においても記載した通り、半導体素子搭載の際に半導体素子の位置ずれが生じた場合には、図１０（ａ）に示されるような半導体素子２０と接続ビア２５及び導体パターン２６との導通接続に欠陥を生じるものであった。

このような図１０（ａ）に示されるような欠陥構造は、半導体素子２０と接続ビア２５及び導体パターン２６との位置関係にずれが生じることが原因で発生するものである。そこで、上記のような態様で製造される半導体素子内蔵型プリント配線板の半導体素子２０と接続ビア２５との位置関係ついて、図１０（ｂ）にそれを模式図として示した。

すなわち、ピース単位で隣接する半導体素子２０ａ、２０ｂ、２０ｃにおいて、半導体素子２０ｂにのみ位置ずれ不具合を生じた場合、図１０（ｂ）に示されるように半導体素子２０ａと半導体素子２０ｃが正常な搭載位置であるのに対して、半導体素子２０ｂの位置がずれているように示される。その一方で、半導体素子２０の上部に接続される接続ビア２５は、設計された正位置に形成するため、半導体素子２０ａに対応する接続ビア２５ａ及び半導体素子２０ｃに対応する接続ビア２５ｃは位置合わせ良好な形状となる。しかしながら、図１０（ｂ）に示されるように、半導体素子２０ｂに対応する接続ビア２５ｂは、相対的に良好な位置合わせ形状とはならない。そのため、前記記載の図１０（ａ）に示されるような導通接続に欠陥を生じるものであった。

一方、本発明の半導体素子及びそれを内蔵した半導体素子内蔵型プリント配線板においては、図１０（ｃ）に示されるように、半導体素子２０ｄに対応する接続ビア２５ｄ及び半導体素子２０ｆに対応する接続ビア２５ｆは位置合わせ良好な形状を保持し、加えて、前記同様に位置ずれを生じた半導体素子２０ｅに対しては、当該位置ずれ量に基づくデータを算出し、当該位置ずれ量に対応する補正を行なうことで、接続ビア２５ｅをピース単位で、半導体素子２０ｅの位置ずれに対応するように形成することができる。

このような対応を行なうことにより、図１０（ｃ）に示される半導体素子２０ｅは接続ビア２５ｅと合わせ精度良く製品を製造することができるために、歩留まり良く、高品質の半導体素子内蔵型のプリント配線板が得られる。

図１１は、本発明の半導体素子内蔵型プリント配線板の外観形状の一例について示したものである。始めに、プリント配線板の内部に導入される個々の半導体素子はピース４０上に接着材の使用により搭載され、その後に当該半導体素子の上に絶縁層が積み重ねられることでプリント配線板に内蔵される。

また、前記半導体素子が搭載されるピース４０は、その複数個がシートマーク５１を有するシート５０内に多面付けされ、図１１においては一例として、１２個のピース４０がシート５０に面付けされた状態を示している。さらに、前記シート４０は、その複数個がボードマーク６１を有するボード６０に多面付けされ、図１１においては一例として、４個のシート５０がボード６０に面付けされた状態を示している。

この形態は、半導体素子内蔵型プリント配線板においては、半導体素子が搭載されるピース４０が単体としては小さい形状であるため、それらを集合させてシート５０を形成し、さらにシート５０を集合させてボード６０を形成することで、多数個のピース４０を得るためのものである。

図１２は、前記平面座標が認識できるマーク１０を有する半導体素子を使用した場合の、半導体素子内蔵型プリント配線板の製造方法について、その全体的な構成をフローチャートにて示したものである。従来との違いを明確にしながら、以下順に説明する。

始めに、前記背景技術にて示した従来の半導体素子内蔵型プリント配線板は、一般に、図１２に示されるフローチャートのＦ１１からＦ１７に示される工程を行なうことにより製造されていた。

すなわち、始めに、両面基板などのベース基板を用意し（Ｆ１１）、当該ベース基板に半導体素子を搭載し（Ｆ１２）、当該半導体素子の上方より絶縁材を積層する（Ｆ１３）。次いで、半導体素子の電極パッド部に接続するように接続ビアを形成し（Ｆ１４）、当該接続ビアに導体を充填することで導体接続を形成し（Ｆ１５）、半導体素子の上層に位置する導体パターンを形成し（Ｆ１６）、最後に当該導体パターンに被覆するようにソルダーレジスト（ＳＲ）を形成する（Ｆ１７）ことで半導体素子内蔵型プリント配線板を製造していた。

これらの工程により製造される半導体素子内蔵型プリント配線板において、半導体素子搭載の際に部品の位置ずれが生じた場合には、背景技術においても記載した通り、半導体素子と接続ビア及び導体パターンとの導通接続に欠陥を生じるものであった。

次に、本発明の半導体素子内蔵型プリント配線板の製造方法について、図１に示されるフローチャートを使用して説明する。本発明の半導体素子内蔵型プリント配線板は、図１２に示される検査手段（Ｆ２１）、検出手段（Ｆ２２）、受信手段（Ｆ２４）、演算手段（Ｆ２５）、識別手段（Ｆ２６）、補正手段（Ｆ２７）、レーザ手段（Ｆ２８）及び露光手段（Ｆ２９）を使用することにより、高品質で、歩留まり良く製造することができる。尚、当該各手段はそれぞれコンピュータによって作動制御されている。

始めに、両面基板などのベース基板を用意し（Ｆ１１）、当該ベース基板に部品を搭載する（Ｆ１２）。この工程は従来の技術と同様に行なわれる。

しかしながら、ベース基板に半導体素子を搭載する（Ｆ１２）の過程で位置ずれ不具合を生じた場合、当該半導体素子の位置ずれ量を測定する目的で、検査手段（Ｆ２１）によりベース基板に搭載した半導体素子に設けられたマーク１０を読み取る。ここに当該検査手段（Ｆ２１）としては、例えば自動外観検査機（ＡＯＩ）等が好適に使用される。

次いで、検出手段（Ｆ２２）にて半導体素子のマーク１０の搭載位置を平面座標データとして検出作成し、設計上でのマーク１０の位置座標データ（Ｆ２３）と共に受信手段（Ｆ２４）に送信し、当該受信手段（Ｆ２４）にて当該両方のデータの入力を受け取る。

次いで、前記受信手段（Ｆ２４）で入力を受けたマーク１０の搭載位置データと部品マークの設計位置データをもとに、搭載部品の位置ずれ量を演算手段（Ｆ２５）にて算出する。

次いで、前記演算手段（Ｆ２５）で算出された搭載された半導体素子の位置ずれ量と許容閾値位置ずれ量とを比較することで、前記位置ずれを生じた半導体素子が許容閾値以下に相当するか、いわゆる半導体素子の位置ずれ不具合を生じているかを、ピース単位で識別手段（Ｆ２６）にて識別する。

次いで、前記識別手段（Ｆ２６）により位置ずれ不具合を生じていることが識別された場合は、当該位置ずれ不具合に対応する搭載された半導体素子の上層の導体パターン及びソルダーレジスト形成パターンを前記搭載部品の位置ずれ量をもとにデータをピース単位で補正手段（Ｆ２７）にて補正する。

次いで、前記補正手段（Ｆ２７）で補正されたデータに基づいて、電極パッド部に接続するようにレーザ手段（Ｆ２８）にて接続ビアを形成する。また、前記補正手段（Ｆ２７）で補正されたデータに基づいて、導体パターン形成用レジスト及びソルダーレジスト部に露光手段（Ｆ２９）にて露光する。

このレーザ手段（Ｆ２８）にてレーザ加工された接続ビア形成（Ｆ１４）においては、ベース基板に搭載された半導体素子の位置ずれ量が補正された状態でレーザ加工されているため、半導体素子と接続ビアとが、合わせ精度良く製品を製造することができる。

また、この露光手段（Ｆ２８）にて露光された導体パターン形成（Ｆ１６）とソルダーレジスト形成（Ｆ１７）においては、ベース基板に搭載された半導体素子の位置ずれ量が補正された状態で露光されているため、半導体素子と導体パターン及び導体パターン上に被覆されるソルダーレジストとが、合わせ精度良く製品を製造することができるために、前記レーザ加工された接続ビア形成との組み合わせにより、歩留まり良く、高品質の半導体素子内蔵型プリント配線板が得られる。

図１３及び図１４は、本発明の半導体素子内蔵プリント配線板の半導体素子と接続ビア並びに導体パターン及び導体パターン上に被覆されるソルダーレジストとの位置合わせ精度を良好にするための方法を、ステップごとにフローチャートで示したものである。特に、図１３においては半導体素子をベース基板に搭載し、当該半導体素子が有するマークを読み取り、マークの搭載位置データを設計上の設計位置データと共に受信手段であるＣＡＤ／ＣＡＭに入力するまでのアクションステップを示したものである。

ステップ１は、両面基板などのベース基板を用意し、当該ベース基板に半導体素子を搭載するステップである。ベース基板上への半導体素子の搭載は、従来技術と同様に接着材を使用した接着固定方式による搭載が行なわれる。また、ここでのステップは、前記全体構成を示す図１２のベース基板（Ｆ１１）、半導体素子搭載（Ｆ１２）に該当する。

ステップ２は、半導体素子のマークの読み取りを行なうステップである。前記おいて詳細説明したように、半導体素子２０はその表面部にマーク１０を有している。このマーク１０を自動外観検査機（ＡＯＩ）を使用することにより読み取りを行なう。前記マーク１０の読み取りは、ベース基板上に搭載されている全ての半導体素子についておこなわれる。全ての半導体素子において、位置ずれの発生を調べるためである。また、ここでのステップは、前記全体構成を示す図１２の検査手段（Ｆ２１）に該当する。

ステップ３は、搭載されている半導体素子のマーク１０の位置について、搭載座標データの作成を行なうステップである。搭載座標データはベース基板上に基準点を設け、当該基準点からの距離を平面座標として示すことにより得ることができる。ここでの基準に関してはベース基板上であれば任意の場所に設けることができ、例えば、図１１に示されるボードマーク６１などが好適に使用される。また、ここでのステップは、前記全体構成を示す図１２の検出手段（Ｆ２２）に該当する。

ステップ４は、前記搭載座標データの送信を行なうステップである。送信先としてはデータ処理が可能なＣＡＤ／ＣＡＭなどの受信手段に送信する。

ステップ５は、設計座標データの送信を行なうステップである。設計座標データとは、設計上で作成されているマーク１０の位置座標であり、ベース基板上の基準点からの距離を平面座標として示している。当該設計座標データは、換言すれば、ベース基板上に理想的に搭載される半導体素子２０ないしはマーク１０の位置を示すものであり、半導体素子２０の位置ずれ量は当該設計座標データに対して前記搭載座標データがどのくらい離れているかをもとに算出される。また、ここでのステップは、前記全体構成を示す図１２の設計データ（Ｆ２３）に該当する。

ステップ６は、前記ステップ４での搭載座標データ及びステップ５での設計座標データをＣＡＤ／ＣＡＭに入力するステップである。ここで両者の座標データを入力し、揃えることで、次ステップにおいて半導体素子２０の位置ずれ量を算出するデータの準備を行なう。また、ここでのステップは、前記全体構成を示す図１２の受信手段（Ｆ２４）に該当する。

さらに、図１４においては、上記ステップ６に引き続き、ＣＡＤ／ＣＡＭ上に入力された搭載座標データと設計座標データをもとに、位置ずれ量を算出し、補正を加えた後に、当該補正に基づいてレーザ加工及び露光を行なうまでのアクションをステップとしてフローチャートで示したものである。

ステップ７の演算処理及びステップ８の半導体素子ずれ量の算出は、前記ＣＡＤ／ＣＡＭ上に入力された搭載座標データと設計座標データをもとに、位置ずれ量を算出する演算処理を行なうステップである。このステップ７及び８については、図１５、図１６を使用して以下に説明する。また、ここでの両方のステップは、前記全体構成を示す図１２の演算手段（Ｆ２５）に該当する。

図１５は、半導体素子を搭載する際に位置ずれを生じた場合において、自動外観検査機（ＡＯＩ）により当該半導体素子に設けられたマークの座標を搭載座標データとして、当該座標データを設計データと比較することで位置ずれ量を数値的に算出することを説明する模式図である。

図１５では、設計上で半導体素子が正常に搭載されるべき位置を半導体素子の輪郭を意味する四角形状の点線で示し、この設計上で半導体素子が搭載されるべき位置を図１５内においては設計位置とした。また、この設計位置においては、当該半導体素子の表面に設けられているマークの座標が設計上で３点が設けられており、図１５内においては、これらの部品マークをＡ１、Ａ２、Ａ３で示している。

加えて、図１５では、半導体素子を搭載する際に位置ずれが生じて搭載された位置を、半導体素子の輪郭を意味する四角形状の実線で示し、この位置ずれが生じて搭載された位置を図１５内においては位置ずれ搭載位置とした。また、この位置ずれ搭載位置においては、当該半導体素子の表面に設けられているマークの座標が設計上で３点が設けられており、図１５内においては、これらの部品マークをＢ１、Ｂ２、Ｂ３で示している。

これは、設計上では点線箇所に半導体素子を搭載するものであったが、位置ずれ不具合を生じて、結果として実線箇所に半導体素子が搭載された状態を、図１５の模式図で示している。そして、マークにおいては、設計上ではＡ１、Ａ２、Ａ３が示されており、位置ずれ不具合を生じた場合の部品マークはＢ１、Ｂ２、Ｂ３で示されている。

前記位置ずれ量の具体的な算出方法としては、始めに、半導体素子搭載終了後の状態において、位置ずれ不具合を生じた場合のマーク（Ｂ１〜Ｂ３）の平面座標を測定する。この測定においては、例えば図１１に示されるボードマーク６１などのマークを基準点として、その基準点からの平面的な距離を座標として測定される。

また、測定においては個々の半導体素子の位置ずれを測定することを目的とするため、プリント配線板上に搭載された複数ある半導体素子のマークの全てを測定する。例えば、図１１に示される構造の場合においては、１つのピースに１つの半導体素子が搭載された際に、ボード６０上に４８個の半導体素子が搭載される。そして、個々の半導体素子は３つのマークを有している。この場合、ボード６０上には１４４のマーク１０が存在し、それらの座標の全てを測定する。

前記マーク１０の座標測定は、人的手段による測定にて行なうこともできるが、上記のような態様で行なわれるマーク１０の座標測定は自動外観検査機（ＡＯＩ）を用いて行なうことが容易であり、正確に行なえるために良い。

一方、このようなマーク１０の座標測定データは、各マーク１０を読み取る検査手段とその読み取ったマークの位置を座標として作成する検出手段によって得られる。

前記自動外観検査機（ＡＯＩ）としては、マーク１０を読み取る検査手段とマーク１０の位置を座標として作成する検出手段の両方の機能を兼ね備えているものが好適である。しかしながら、当該機能がない自動外観検査機（ＡＯＩ）においては、マークを読み取る検査手段のみに対応し、後者のマークの位置を座標として作成する検出手段をＣＡＤ／ＣＡＭによる設計装置にて対応するのが良い。

このような態様で測定される各マーク１０の平面座標より、半導体素子の位置ずれ量を算出することができる。すなわち、上記設計上でのマーク位置（Ａ１〜Ａ３）と、位置ずれ不具合を生じた場合のマーク位置（Ｂ１〜Ｂ３）を座標上で演算処理することで部品の位置ずれ量が算出される。

図１６は、上記位置ずれ量の算出の一例を示したものである。

図１６（ａ）は位置ずれを生じた半導体素子の角度変位量を演算処理により算出するために、図１５より設計上でのマーク位置（Ａ２、Ａ３）及び位置ずれ不具合を生じた場合のマーク位置（Ｂ２、Ｂ３）を抽出して表示したものである。

図１６（ａ）に示されるように、位置ずれを生じた半導体素子の角度変位量は、設計上でのマーク位置（Ａ２、Ａ３）を結ぶ直線と、位置ずれ不具合を生じた場合のマーク位置（Ｂ２、Ｂ３）を結ぶ直線との交点を求め、当該交点の角度（θ）により座標上で演算処理することができる。

また、図１６（ｂ）は位置ずれを生じた半導体素子の縦方向変位によるずれ量及び横方向変位によるずれ量を演算処理により算出するために、図１５でのマーク位置（Ａ１〜Ａ３）及び位置ずれ不具合を生じた場合のマーク位置（Ｂ１〜Ｂ３）を抽出して表示したものである。

図１６（ｂ）に示されるように、位置ずれを生じた半導体素子の縦方向変位によるずれ量及び横方向変位によるずれ量は、始めに設計上でのマーク位置（Ａ１〜Ａ３）より半導体素子の中心部となるＡ４を算出し、同様に位置ずれ不具合を生じた場合のマーク位置（Ｂ１〜Ｂ３）より半導体素子の中心部となるＢ４を算出する。次いで、前記Ａ４とＢ４の位置座標より、縦方向変位によるずれ量及び横方向変位によるずれ量を演算処理により算出することができる。

上記の算出方法は例示であるが、このような算出方法から、半導体素子２０の表面に設けられたマーク１０の座標をもとに、演算処理により、縦方向変位によるずれ量及び横方向変位によるずれ量並びに角度変位によるずれ量を算出することができる。

以上の内容が、図１４におけるステップ７（演算処理）及びステップ８（半導体素子ずれ量の算出）についての詳細説明である。次いで、図１４におけるステップ９（許容閾値の判定）の説明を行なう。

ステップ９は、許容閾値の判定を行なうステップである。許容閾値の判定とは、前ステップ８にて算出された半導体素子ずれ量が許容できるずれ量であるか否かの判定を行なうことを目的としている。これは、算出された半導体素子ずれ量がプリント配線板の品質を低下させるようであれば不良箇所として判定するべきであるが、当該ずれ量がプリント配線板の品質を低下させるには至らないようであれば許容できるとして、不良箇所と判定するべきでない。この見極めの基準となるのが閾値である。この閾値の設定は、要求されるプリント配線板の仕様により種々の条件が設定できるが、ここではステップ９として、閾値の設定と当該閾値に基づく許容の判定を行なう。

ステップ１０は、不具合ピースの識別を行なうステップである。不具合ピースの識別とは、前記ステップ９において許容閾値を超えて、半導体素子の位置ずれ量が大きいと判定された箇所について、当該箇所を不具合のピースとして識別することを目的としている。

図面での説明としては、例えば図２１に示されるような位置ずれ半導体素子８４ａが搭載されているピースを識別するものである。この識別においては、ピース単位で行なうことができる。また、ここでのステップは、前記全体構成を示す図１２の識別手段（Ｆ２６）に該当する。

ステップ１１は、不具合ピースの位置補正を行なうステップである。不具合ピースの位置補正とは、前記ステップ１０において半導体素子の位置ずれ量が大きいと判定されたピース箇所を、半導体素子の位置ずれ量に合わせてピース単位で補正を行なうことを目的としている。

例えば、半導体素子の位置ずれが前記演算処理の算出により行なわれ、縦方向変位で２０μｍ、横方向変位で３０μｍ、角度変位で３度と算出された場合、当該半導体素子の上層に配置される接続ビア並びに導体パターン及び導体パターンに被覆されるソルダーレジスト形状パターンを同様に、縦方向変位で２０μｍ、横方向変位で３０μｍ、角度変位で３度ずらして補正することが必要である。

このステップ１１の不具合ピースの位置補正は、ピース単位で行なうことができる。また、ここでのステップは、前記全体構成を示す図１２の補正手段（Ｆ２７）に該当する。

ステップ１２は、ボードデータの編成を行なうステップである。ボードデータの編成とは、前記ステップ１１においてピース単位で補正された接続ビア並びに導体パターン及びソルダーレジスト形状パターンを設計データに適合させて、複数のピースが面付けされたボードの状態としてデータの編成するものである。

図面での説明としては、例えば図２１に示されるような位置ずれ半導体素子８４ａが搭載されているピースの箇所に、先に作成した位置ずれ補正後の接続ビア並びに導体パターン及びソルダーレジストパターンデータを適切に適合させることである。

ステップ１３は、ＮＣデータを作成するステップである。ＮＣデータとは、数値制御（ＮＣ）工作機械の工具の移動方向と量を指示するためのデータである。ここでのＮＣデータは、レーザ加工により接続ビア用の開口部を形成するために使用する、いわゆるビアの位置データである。これまでのステップにおいて、データの取扱いに関しては、ＣＡＤ／ＣＡＭの種類や作業種別などによりもよるが、テキストデータ、ベクターデータ、ガーバーデータが主に使用される。しかしながら、レーザ加工で使用されるデータに関しては、レーザ加工により接続ビア用の開口部を形成するために使用する、ビアの位置データとしてＮＣデータが必要となる。したがって、このステップにおいては、これらのデータからＮＣデータを作成する。

ステップ１４は、レーザ制御ユニットへ送信を行なうステップである。レーザ制御ユニットとは、レーザ加工を行なうためのデータを処理するためのユニットである。上記ＮＣデータがレーザ制御ユニットへ送信されることで、レーザ加工機は、当該ＮＣデータにある座標位置に接続ビアを設ける。

一方、前記ステップ１２のボードデータの編成を行なうステップより、ステップ１５のＲＩＰＳ変換を行なうステップへの移行を行なう。

ステップ１５のＲＩＰＳ変換とは、ラスターイメージプロセッサ変換である。これまでのステップにおいて、データの取扱いに関しては、ＣＡＤ／ＣＡＭの種類や作業種別などによりもよるが、テキストデータ、ベクターデータ、ガーバーデータが主に使用される。しかしながら、露光ユニットで使用されるデータに関しては、ドット形式のデータとしてラスターデータによる取扱いが好適である。したがって、このステップにおいては、これらのデータをラスターデータに変換する。また、ステップ１５と同時にステップ１６のラスターデータ作成が行なわれる。

また、前記露光ユニットとしては、ダイレクト露光機を使用するのが望ましい。これは、前記フローチャートで示されるアクションステップにおいてはデータ処理作業が多く、一般的な露光機を使用した場合よりも、ダイレクト露光機を使用した方が、データ処理作業が円滑に行なえるためである。また、ダイレクト露光機を使用した場合は、プリント配線板自身の伸縮や膨張に伴って、伸縮サイズの補正が行なえるためである。

ステップ１７は、露光ユニット送信を行なうステップである。露光ユニット送信とは、上記の導体パターン及びソルダーレジスト形状パターンのラスターデータを露光ユニットに送信することである。

また、当該ラスターデータを受信した露光部は導体パターン形成用レジストの露光により導体パターンを形成し、硬化前のソルダーレジストを露光することにより導体パターン上にソルダーレジストを被覆させる。また、ここでのステップ及び露光は、前記全体構成を示す図１２の露光手段（Ｆ２８）に該当する。

次に、本発明の半導体素子内蔵型プリント配線板の製造方法を図１７〜図１８の概略断面工程説明図を使用して更に説明する。

始めに、半導体素子２０を搭載するためにベース基板２１を用意する。図１７においては、ベース基板２１として両面板を使用した例を示しているが、半導体素子２０が搭載されるものであれば両面板に限定されることはなく、多層板を使用しても良く、また、銅板のような単体の金属板を使用しても良い。

次いで、ベース基板２１の回路形成を行ない、半導体素子２０を搭載するためのパッド２２やプリント配線板に要求される形状の導体パターンを形成する。図１７においては、ベース基板２１の半導体素子搭載面側のみを回路形成した状態を示しているが、ベース基板２１の両面が回路形成されても良い。また、ここでの回路形成方法としては、主にサブトラクティブ方法により回路を形成することができ、ベース基板２１にドライフィルムを張り付けた後に、露光、現像、エッチング、ドライフィルム剥離の工程順により回路形成を行ない、図１７（ａ）に示されるようなベース基板２１を得る。

回路形成後のベース基板２１のパッド２２においては、次工程で行なわれる接着材１５による半導体素子２０の固定が密着しやすいようにパッド２２の表面をエッチング液などにより粗化処理をしても良い。

次いで、ベース基板２１の半導体素子搭載を目的とするパッド２２部に、接着材を使用した接着固定方式の形態で半導体素子２０を搭載する。ここで、搭載する半導体素子２０においては、その表面部分に電極パッド１１と共にマーク１０が設けられていることが必要である。また、搭載する半導体素子２０の裏面部分には接着材１５が塗布されており、当該接着材によりパッド２２部に、半導体素子２０を接着固定する。

上記ベース基板２１への半導体素子２０の搭載においては、半導体素子２０をクランプや吸着機などを使用することによりパッド２２部に仮固定し、加熱および必要に応じて加圧することで、強固に接着する。

また、上記ベース基板２１への半導体素子２０の搭載においては、半導体素子の設計上の搭載位置に対して位置がずれて搭載される不具合が生じることがある。当該位置ずれ不具合が発生した場合、従来技術においては当該箇所を不良箇所として処理されたが、本発明においては不良とすることなしに、次工程を行なう。

ベース基板２１への半導体素子２０の搭載が終了した後に、自動外観検査機（ＡＯＩ）による検査が行なわれる。この検査においては半導体素子２０の表面に設けられたマーク１０を検査し、当該マーク１０を座標上で検出し、設計データと比較することで、位置ずれ量を把握する工程が行なわれる。この位置ずれ量を把握においては前述で記載した各フローチャートのアクションステップにより行なわれる。一方、本項においては製造方法に主眼を置き、上記ベース基板２１への半導体素子２０の搭載以降の製造方法を説明する。

ベース基板２１への半導体素子２０の搭載後は、当該半導体素子２０の上方面より絶縁材２３を積み重ね、積層プレスによる加熱、加圧を行なうことで図１７（ｂ）に示されるような構造体を得る。

絶縁材２３においては、半導体素子２０の厚み方向に高さを考慮し、あらかじめ半導体素子２０の搭載位置に半導体素子サイズのぬき穴を形成することが良い。これは、絶縁材２３を積層した際に半導体素子２０の高さが表層位置まで追従し、目的とする半導体素子内蔵型プリント配線板の表層部に発生する凹凸不具合を抑制するためであり、半導体素子サイズのぬき穴を設けることで当該ぬき穴が半導体素子２０の収納部となり、積層終了後には表層に凹凸不具合を発生させることなく、平坦性が良好な半導体素子内蔵型プリント配線板が得られるためである。

次いで、図１７（ｃ）に示される構造体に、レーザ加工により接続ビア２５の形成を行なう。

ここで、接続ビア２５の形成に関して、全体構成を示す図１２を使用して説明すると、これまでの一連の製造方法は、両面基板などのベース基板を用意し（Ｆ１１）、当該ベース基板に半導体素子を搭載し（Ｆ１２）、当該半導体素子の上方より絶縁材を積層し（Ｆ１３）、レーザ加工による接続ビアの形成（Ｆ１４）から構成される。

その一方で、ベース基板に半導体素子を搭載（Ｆ１２）した後に、検査手段（Ｆ２１）により検査を行っている。そして、当該検査手段（Ｆ２１）で得られた情報は、上記ベース基板用意（Ｆ１１）から接続ビア形成（Ｆ１４）までの製造工程とは別ルートで処理され、補正手段（Ｆ２７）にて、位置ずれ補正後のデータとして接続ビア形成用のＮＣデータを完成させる。

すなわち、レーザ加工による接続ビア２５の形成においては、前記位置ずれ補正後の接続ビア２５形成用のＮＣデータを使用して接続ビア２５の形成を行なう。レーザ加工による接続ビア２５の形成の一例としては、１ショットあたりのエネルギー密度を０．７〜１．２Ｊ／cm²に設定して、５０〜１５０ショットを施し、トップ径が５０μｍで、ボトム径が３５〜４５μｍの接続ビア２５を形成する。また、接続ビア２５の形成後には、有機性残渣を取り除くことを目的として、デスミア処理を行ない、図１７（ｃ）に示される構造体を得る。

次いで、接続ビア２５を形成した後の図１７（ｃ）に示される構造体を使用して、無電解銅めっき及び電解銅めっきを順に行ない、接続ビア２５の内部及び絶縁材２３の表面に銅めっきを付着させ、次いで当該絶縁材２３の表面の銅めっき部を回路形成することで、図１８（ａ）に示される導体パターン２６を形成した構造体を得る。

ここでの無電解銅及び電解銅めっきの付着においては従来の技術で製造加工を行なうことが出来るが、導体パターン２６においては回路形成する点において特徴を有する。

前記同様に、全体構成を示す図１２を使用して説明すると、ベース基板に半導体素子を搭載（Ｆ１２）した後に、検査手段（Ｆ２１）により検査を行っている。そして、当該検査手段（Ｆ２１）で得られた情報は、上記ベース基板用意（Ｆ１１）から導体めっき接続（Ｆ１５）までの製造工程とは別ルートで処理され、補正手段（Ｆ２７）にて、位置ずれ補正後のデータとして導体パターン形成用のデータを完成させる。

すなわち、導体パターン２６の回路形成においては、前記位置ずれ補正後の導体パターン形成用のデータを使用して、導体パターン形成用レジストを貼り付けた後に、ダイレクト露光機により、導体パターン形成用レジストの露光を行なう。また、露光終了後には、現像、エッチング、剥離工程を順に行ない、導体パターン２６の形成を行ない、図１８（ａ）に示される構造体を得る。

図１８（ｂ）は、前記導体パターン２６を形成した後の図１８（ａ）に示される構造体を使用して、当該導体パターン２６の上に硬化前のソルダーレジスト２７を被覆させた構造体を示している。

ソルダーレジスト２７の形状は、導体パターン２６の形状に適した合わせが必要である。前記記載のように、半導体素子２０が位置ずれを生じて搭載された場合、当該位置ずれを補正した導体パターン２６の形成が必要であるため、導体パターン２６の形状に適した合わせが必要とされるソルダーレジスト２７の形成においては、同様に半導体素子の位置ずれを補正したデータにより行なわれることが必要となる。

そこで、硬化前のソルダーレジストの露光による硬化は、位置ずれを補正したデータを使用して、ダイレクト露光機により行ない、露光終了後には、現像を順に行ない、図１８（ｂ）に示される所望の形状のソルダーレジスト２７硬化物を得る。

このような態様で製造される本発明の半導体素子内蔵型のプリント配線板は、プリント配線板の内部に導入された半導体素子の搭載位置にずれが生じた場合であっても、本来の設計位置ではなく、当該位置ずれした半導体素子が搭載されたピースについてはその位置ずれした状態に精度良く位置合わせされてプリント配線板の接続ビア並びに導体パターン及びソルダーレジストが形成されているため、導通接続の欠陥が生じることなく、高品質なものとなる。

以上のような態様で本発明の半導体素子内蔵型のプリント配線板は製造されるが、製造に関する所有設備を背景とした場合、半導体素子のベース基板への搭載工程については、半導体メーカーが所有する設備を活用し、それ以降の前記工程については、プリント配線板メーカーが所有する設備を活用するのが好ましい。

その際に、前記半導体メーカーが所有する設備においては、図１１に示されるシート５０サイズでの製造対応が望ましく、他方プリント配線板メーカーが所有する設備においては、図１１に示されるボード６０サイズでの製造対応が望ましい。

そのため、そのような場合、図１９に示されるようなことが行なわれる。すなわち、まず半導体メーカーが所有する設備を使用して、シート５０サイズで半導体素子２０の搭載が行なわれ、次いで、当該半導体素子２０が搭載されたシート５０を、事前に用意したボードマーク６１を有する枠構造のみからなるボード枠６５のシート装着スペースに嵌め込み、擬似的なボード状態を形成した上で、搭載以降の製造工程をプリント配線板メーカーが所有する設備において対応する。

しかしながら、前記ボード枠６５のシート装着スペースに、前記半導体素子２０が搭載されたシート５０のはめ込みを行なう際に、ミクロン単位で位置ずれが生じることがある。すなわち、前記所有設備を背景とした場合、これまでに記載した半導体素子を搭載する際の位置ずれに加えて、前記嵌め込みによる位置ずれ不具合が発生する。

このような場合においても、本発明の半導体素子を用いれば、半導体素子２０が搭載されたシート５０を図１９に示されるシート装着スペースに嵌め込み、擬似的なボード状態を形成した後、当該ボードマーク６１を基準として各半導体素子２０のマーク１０を検出することにより、これまでの記載と同様に、その位置ずれした状態に対応せしめて接続ビア、導体パターン、ソルダーレジストを形成し得るので、総合的に位置ずれ不具合を解決し、高品質な半導体素子内蔵型プリント配線板を歩留まり良く製造することができる。

（ａ）は本発明半導体素子の概略断面説明図、（ｂ）は本発明半導体素子内蔵型プリント配線板の概略断面説明図。 本発明の半導体素子の第１製造工程を示す概略断面説明図。 本発明の半導体素子の第２製造工程を示す概略断面説明図。 本発明の半導体素子の第３製造工程を示す概略断面説明図。 本発明の半導体素子の第４製造工程を示す概略断面説明図。 本発明の半導体素子の第５製造工程を示す概略断面説明図。 本発明の半導体素子の第６製造工程を示す概略断面説明図。 本発明の半導体素子の概略平面説明図。 本発明で使用するマークの説明図。 従来技術と本発明の比較図。 本発明の半導体素子内蔵型プリント配線板の外形構造図。 本発明の半導体素子内蔵型プリント配線板の製造方法を示すフローチャート。 半導体素子位置に関する情報入力を示すフロ−チャート。 半導体素子位置情報から露光ユニットまでを示すフロ−チャート。 部品位置ずれに関する説明図。 部品位置ずれに関する説明図。 本発明の半導体素子内蔵型プリント配線板の製造方法の概略断面工程説明図。 図１７に引き続く本発明の半導体素子内蔵型プリント配線板の製造方法の概略断面工程説明図。 本発明の半導体素子内蔵型プリント配線板のポード枠はめ込み例を示す説明図。 従来の半導体素子内蔵型プリント配線板の製造方法の概略断面工程説明図。 従来の半導体素子内蔵型プリント配線板における半導体素子の搭載位置ずれ状態を示す概略平面説明図。

符号の説明

１：シリコンウエハ
２：接続パッド
３：絶縁材
４：開口部
５：レジスト
６，６ａ，６ｂ：導体
７：レジスト
８，８ａ，８ｂ：ポスト導体
９：絶縁材
１０：マーク
１１：電極パッド
１５：接着材
２０，２０ａ〜２０ｆ：半導体素子
２１：ベース基板
２２：パッド
２３：絶縁材
２５，２５ａ〜２５ｆ：接続ビア
２６：導体パターン
２７：ソルダーレジスト
４０：ピース
５０：シート
５１：シートマーク
６０：ボード
６１：ボードマーク
６５：ボード枠
７１：パッド
７２：ベース基板
７３：接着材
７４：絶縁材
７５：銅箔
７６：接続ビア
７７：導体パターン
７８：電極パッド
７９：クランプ
８０：半導体素子
８４，８４ａ，８４ｂ：位置ずれ半導体素子

Claims (10)

1. ベース基板の所望の位置に接着材により搭載されて、プリント配線板の内層部に導入される半導体素子であって、当該半導体素子がフェイスアップ構造からなり、かつその一方の主面において、自動外観検査機の位置検出用のマークが前記半導体素子の電極パッドと同一面上に設けられていることを特徴とする半導体素子。
2. 前記半導体素子がウエハレベルパッケージであることを特徴とする請求項１に記載の半導体素子。
3. 前記マークが、１つの半導体素子に、２〜４個が設けられていることを特徴とする請求項１又は２に記載の半導体素子。
4. 前記マークと前記電極パッドが、絶縁材により表面が平坦化されていることを特徴とする請求項１〜３の何れか１項に記載の半導体素子。
5. 前記半導体素子が、ベース基板に搭載された後、前記マークを自動外観検査機にて検出することにより、その搭載位置が座標データとして検出されるものであることを特徴とする請求項１〜４の何れか１項に記載の半導体素子。
6. 接着材により接着固定されたフェイスアップ構造からなる半導体素子が内層部に配置された半導体素子内蔵型のプリント配線板であって、本来の設計位置からずれた位置に搭載された半導体素子を有し、かつ当該位置ずれした半導体素子が搭載されたピースについてはその位置ずれした状態に対応せしめて接続ビアが形成されていることを特徴とする半導体素子内蔵型プリント配線板。
7. 前記接続ビアが、前記半導体素子と当該半導体素子の上層の導体パターンとを接続することを特徴とする請求項６に記載の半導体素子内蔵型プリント配線板。
8. 接着材により接着固定されたフェイスアップ構造からなる半導体素子を内層部に配置された半導体素子内蔵型のプリント配線板であって、本来の設計位置からずれた位置に搭載された半導体素子を有し、かつ当該位置ずれした半導体素子が搭載されたピースについてはその位置ずれした状態に対応せしめて導体パターン又は／及びソルダーレジストが形成されていることを特徴とする半導体素子内蔵型プリント配線板。
9. 前記半導体素子が、請求項１〜５の何れか１項に記載の半導体素子であることを特徴とする請求項６〜８の何れか１項に記載の半導体素子内蔵型プリント配線板。
10. 前記半導体素子が搭載されたプリント配線板が、複数個のピースを連結したシートから成り、かつ当該シートがボードマークを有するボード枠に複数個はめ込み設置されていることを特徴とする請求項６〜９の何れか１項に記載の半導体素子内蔵型プリント配線板。