KR20080085380A - 재배선층을 구비하는 반도체 패키지 및 그의 제조방법 - Google Patents

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KR20080085380A
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정현수
장동현
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김남석
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Abstract

반도체 패키지 및 그의 제조방법을 제공한다. 상기 제조방법은 칩 패드가 형성된 반도체 기판을 제공하는 것을 구비한다. 상기 칩 패드 상에 접속하는 재배선층을 형성한다. 상기 재배선층의 일부를 노출시키는 개구부를 구비하는 절연막을 형성한다. 상기 개구부 내에 금속 잉크를 도포하여 본딩 패드를 형성한다. 상기 개구부 내에 도포된 금속 잉크 및 상기 절연막을 동시에 큐어링할 수 있다.

Description

재배선층을 구비하는 반도체 패키지 및 그의 제조방법{Semiconductor package having wire redistribution layer and method of fabricating the same}
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 공정단계별로 순차적으로 나타낸 단면도들이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 나타낸 단면도이다.
(도면의 주요 부위에 대한 부호의 설명)
10 : 기판 13 : 칩 패드
15 : 보호층 17 : 제1 층간 절연막
21 : 시드층 22 : 마스크층
24 : 재배선 금속층 32 : 제2 층간 절연막
d : 금속 잉크 35, 37 : 본딩 패드
43 : 접속 단자
본 발명은 반도체 패키지 및 그의 제조방법에 관한 것으로, 보다 구체적으로 는 재배선층을 구비하는 반도체 패키지 및 그의 제조방법에 관한 것이다.
반도체 패키지의 경박단소화 추세에 따라, 재배선 기술(wire redistribution techinuque)을 사용하여 제조된 웨이퍼 상태의 칩 사이즈 패키지(wafer level chip size package)가 개발되고 있다. 이러한 재배선 기술은 웨이퍼 상의 알루미늄 패드에 일 단부가 접속된 재배선층(wire redistribution layer)을 형성하고, 상기 재배선층의 타 단부 상에 솔더볼 또는 본딩 와이어(bonding wire)를 접속시키는 기술을 말한다. 상기 재배선층의 타 단부는 상기 알루미늄 패드에 비해 비교적 듬성듬성 배치되어, 상기 솔더볼 또는 상기 본딩 와이어의 얼라인 마진을 향상시킬 수 있다.
한편, 상기 재배선층은 다수 층의 금속층들을 구비할 수 있다. 이들 금속층들 중 최상부에 위치한 금속층은 상기 솔더볼 또는 상기 본딩 와이어와의 접속특성을 향상시키기 위해 금(Au)으로 형성될 수 있다. 그러나, 금이 상기 재배선층 전체에 형성되는 경우, 공정단가의 증가를 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 공정단가를 낮출 수 있는, 재배선층을 구비하는 반도체 패키지의 제조방법 및 그에 의해 제조된 반도체 패키지를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 반도체 패키지 제조방법을 제공한다. 먼저, 칩 패드가 형성된 반도체 기판을 제공한다. 상기 칩 패 드 상에 접속하는 재배선층을 형성한다. 상기 재배선층의 일부를 노출시키는 개구부를 구비하는 절연막을 형성한다. 상기 개구부 내에 금속 잉크를 도포하여 본딩 패드를 형성한다.
상기 개구부 내에 도포된 금속 잉크 및 상기 절연막을 동시에 큐어링(curing)할 수 있다.
상기 금속 잉크를 도포하는 것은 젯팅법(jetting method), 적하법(dropping method), 스프레이법(spraying method) 또는 프린팅법(printing method)을 사용하여 수행할 수 있다.
상기 금속 잉크는 금(Au), 은(Ag), 구리(Cu) 또는 니켈(Ni)을 함유할 수 있다.
상기 금속 잉크는 상기 개구부에 인접하는 상기 절연막 상에도 도포할 수 있다.
상기 절연막은 폴리이미드(polyimide; PI)막, 폴리벤조옥사졸(polybenzooxazole; PBO)막 또는 벤조사이클로부텐(benzocyclobutene; BCB)막일 수 있다.
상기 재배선층은 구리(Cu)막, 니켈(Ni)막, 팔라듐(Pd)막 또는 은(Ag)막을 구비할 수 있다.
상기 재배선층을 형성하기 전에, 상기 칩 패드 상에 상기 칩 패드의 일부분을 노출시키는 콘택홀을 구비하는 패시베이션층을 형성할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 반도체 패키지 를 제공한다. 상기 반도체 패키지는 칩 패드를 갖는 반도체 기판을 구비한다. 상기 칩 패드 상에 재배선층이 접속한다. 상기 재배선층의 일부를 노출시키는 개구부를 구비하는 절연막이 배치된다. 상기 개구부 내에 상기 재배선층에 접속하는 본딩 패드가 위치한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 공정단계별로 순차적으로 나타낸 단면도들이다.
도 1a를 참조하면, 전기 회로(미도시)가 형성된 반도체 기판(10) 상에 상기 전기 회로와 전기적으로 연결된 칩 패드(13)를 형성한다. 상기 칩 패드(13)는 알루미늄(Al)막 또는 구리(Cu)막일 수 있다. 상기 반도체 기판(10)은 스크라이브 레인(scribe lane)에 의해 서로 분리된 다수 개의 단위 칩들을 구비하며, 상기 칩 패드(13)는 상기 각 단위 칩 상에 형성된다.
상기 칩 패드(13) 상에 보호층(15)을 형성한다. 상기 보호층(passivation layer; 15) 상에 제1 층간 절연막(17)을 형성할 수 있다. 상기 보호층(15)은 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 또는 이들의 다중층일 수 있다. 상기 제1 층간 절연막(17)은 감광성막으로서, 폴리이미드(polyimide; PI)막, 폴리벤조옥사졸(polybenzooxazole; PBO)막 또는 벤조사이클로부텐(benzocyclobutene; BCB)막일 수 있다. 상기 제1 층간 절연막(17)을 노광 및 현상함으로써, 상기 제1 층간 절연막(17) 내에 상기 보호층(15)을 노출시키는 개구부를 형성한다. 그 후, 상기 제1 층간 절연막(17)을 큐어링한다. 상기 큐어링된 제1 층간 절연막(17)을 마스크로 하여 상기 노출된 보호층(15)을 식각함으로써, 상기 제1 층간 절연막(17) 및 상기 보호층(15) 내에 상기 칩 패드(13)를 노출시키는 콘택홀을 형성한다.
상기 콘택홀 내에 노출된 칩 패드(13) 및 상기 제1 층간 절연막(17) 상에 시드층(21)을 형성한다. 상기 시드층(21)은 차례로 적층된 시드 접착층(미도시) 및 젖음층(미도시)을 구비할 수 있다. 상기 시드 접착층은 상기 칩 패드(13)와 상기 젖음층 사이의 접착성을 향상시키는 역할을 하는 층으로, 티타늄(Ti), 티타늄-텅스텐(TiW), 티타늄 질화막(TiN), 크롬(Cr), 알루미늄(Al) 또는 이들의 합금층일 수 있다. 또한, 상기 젖음층은 후속하는 공정에서 형성되는 금속층에 대한 시드 역할을 하는 층으로, 구리(Cu), 니켈(Ni), 니켈바나듐(NiV) 또는 이들의 합금층일 수 있다. 바람직하게는 상기 시드 접착층은 티타늄(Ti)막이고, 상기 젖음층은 젖음 특성이 양호하며 저가인 구리(Cu)막이다. 상기 시드 접착층 및 상기 젖음층은 스퍼터링법을 사용하여 연속적으로 형성할 수 있다.
상기 시드층(21) 상에 마스크층(22)을 형성한다. 상기 마스크층(22)은 상기 시드층(21)의 일부 영역을 노출시키는 개구부(22a)를 구비한다. 상기 개구부(22a)는 상기 칩 패드(13)와 중첩된다. 상기 마스크층(22)은 감광막일 수 있다.
상기 개구부(22a) 내에 노출된 상기 시드층(21) 상에 상기 재배선 금속층(redistribution metal layer; 24)을 형성한다. 상기 재배선 금속층(24)은 스퍼터링법, 전기도금법을 사용하여 형성할 수 있으나, 바람직하게는 전기도금법의 한 방법인 전해 도금법(electro plating method)을 사용하여 형성한다. 이 때, 상기 시드층(21)을 통해 전류가 공급될 수 있다. 상기 재배선 금속층(24)은 구리(Cu)막, 니켈(Ni)막, 팔라듐(Pd)막, 은(Ag)막 또는 이들의 다중막일 수 있다. 바람직하게는 상기 재배선 금속층(24)은 차례로 적층된 제1 재배선 금속층(미도시) 및 제2 재배선 금속층(미도시)을 구비할 수 있는데, 상기 제1 재배선 금속층은 구리막일 수 있고 상기 제2 재배선 금속층은 니켈막일 수 있다. 상기 구리막 및 니켈막은 단가가 낮고, 밀착성 및 내식성이 양호하다.
도 1b를 참조하면, 상기 마스크 패턴(22)을 제거하여 상기 시드층(21)을 노출시킨후, 상기 재배선 금속층(24)을 마스크로 하여 상기 노출된 시드층(21)을 식각한다. 그 결과, 차례로 적층된 상기 시드층(21) 및 상기 재배선 금속층(24)을 구비하는 재배선층(wire redistribution layer; 25)이 형성된다. 상기 재배선층(25)의 일측 단부는 상기 칩 패드(13)에 접속된다.
상기 재배선층(25)을 포함한 기판 상에 제2 층간 절연막(32)을 형성한다. 상기 제2 층간 절연막(32)은 감광성막으로서, 폴리이미드막, 폴리벤조옥사졸막 또는 벤조사이클로부텐막일 수 있다. 상기 제2 층간 절연막(32)의 일부 영역을 선택 적으로 노광 및 현상함으로써, 상기 제2 층간 절연막(32) 내에 상기 재배선층(25)의 타측 단부 영역을 노출시키는 개구부(32a)를 형성한다.
도 1c를 참조하면, 상기 개구부(32a) 내에 노출된 상기 재배선층(25) 상에 금속 잉크(d)를 도포한다. 상기 금속 잉크를 도포하는 것은 젯팅법(jetting method), 적하법(dropping method), 스프레이법(spraying method) 또는 프린팅법(printing method)을 사용하여 수행할 수 있다. 상기 금속 잉크(d)는 금(Au), 은(Ag), 구리(Cu) 또는 니켈(Ni)을 함유할 수 있다. 바람직하게는 상기 금속 잉크(d)는 금 잉크이다.
이후, 상기 도포된 금속 잉크(d)를 큐어링한다. 이 과정에서, 상기 금속 잉크(d) 내에 함유된 용매가 휘발되고, 금속 입자가 서로 응집(co-agglomeration)되어 본딩 패드(35)가 형성된다. 상기 본딩 패드(35)는 상기 재배선층(25)의 전체 영역이 아닌 일부 영역 상에 형성된다. 따라서, 상기 본딩 패드(35)를 형성하기 위한 물질을 절약할 수 있다. 또한, 상기 본딩 패드(35)를 상기 재배선 금속층(24)의 전체 면 상에 형성하는 경우에 비해, 상기 재배선층(25)의 두께를 감소시킬 수 있다.
상기 도포된 금속 잉크(d)를 큐어링함과 동시에 상기 제2 층간 절연막(32)을 큐어링할 수 있다. 그 결과, 상기 본딩 패드(35)와 상기 제2 층간 절연막(32) 사이의 계면 접착력이 향상될 수 있을 뿐 아니라, 상기 제2 층간 절연막(32)을 위한 큐어링 공정과 상기 도포된 금속 잉크(d)를 위한 큐어링 공정을 한번에 진행함으로써 공정이 단순화될 수 있다.
도 1d를 참조하면, 상기 반도체 기판(10)을 스크라이브 레인을 따라 소잉(sawing)하여, 단위 칩들을 서로 분리한다. 그 후, 상기 본딩 패드(35) 상에 접속 단자(43)를 접속시킨다. 상기 접속 단자(43)은 범프(bump), 볼(ball), 또는 본딩 와이어(bonding wire)일 수 있다. 상기 접속 단자(43)는 금(Au), 은(Ag), 구리(Cu) 또는 니켈(Ni)를 함유할 수 있다. 상기 접속 단자(43)과 상기 본딩 패드(35)는 접속특성을 고려할 때 같은 물질로 이루어진 것이 바람직하다. 바람직하게는 상기 접속 단자(43)의 재질은 금 합금이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 나타낸 단면도이다. 본 실시예에 따른 반도체 패키지의 제조방법은 후술하는 것을 제외하고는 도 1a 내지 도 1d를 참조하여 설명한 제조방법과 유사하다.
도 2를 참조하면, 제2 층간 절연막(32) 내에 형성된 개구부(32a) 내에 노출된 재배선층(25) 상에 금속 잉크(d)를 도포할 때, 상기 개구부(32a) 내에 노출된 상기 재배선층(25) 상부 및 상기 개구부(32a)에 인접한 층간 절연막(32)의 상부에 상기 금속 잉크(d)를 도포한다. 이후, 상기 도포된 금속 잉크(d)를 큐어링하여 본딩 패드(37)를 형성한다. 상기 본딩 패드(37)는 상기 개구부(32a) 내에 위치하여 상기 재배선층(25)에 접속하고, 연장되어 상기 개구부(32a)에 인접하는 상기 층간 절연막(32) 상에도 위치한다. 이로써, 상기 본딩 패드(37)의 면적이 증가되어, 후속하는 공정에서 상기 본딩 패드(37) 상에 형성되는 접속 단자(도 1d의 43)의 형성 마진을 향상시킬 수 있다. 다만, 상기 금속 잉크(d)를 도포함에 있어서, 상기 본 딩 패드(37)가 그에 인접하는 다른 본딩 패드에 대해 충분히 이격되도록 상기 금속 잉크(d)의 도포영역을 조절하여야 한다.
상술한 바와 같이 본 발명에 따르면, 본딩 패드를 재배선층의 전체 영역이 아닌 일부 영역 상에 형성할 수 있다. 따라서, 상기 본딩 패드를 형성하기 위한 물질을 절약할 수 있으며, 상기 재배선층의 두께를 감소시킬 수 있다. 또한, 상기 본딩 패드를 형성하기 위해 도포된 금속 잉크를 큐어링함과 동시에 층간 절연막을 큐어링함으로써, 상기 본딩 패드와 상기 층간 절연막 사이의 계면 접착력을 향상시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (14)

  1. 칩 패드가 형성된 반도체 기판을 제공하는 단계;
    상기 칩 패드 상에 접속하는 재배선층을 형성하는 단계;
    상기 재배선층의 일부를 노출시키는 개구부를 구비하는 절연막을 형성하는 단계; 및
    상기 개구부 내에 금속 잉크를 도포하여 본딩 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  2. 제1항에 있어서,
    상기 개구부 내에 도포된 금속 잉크 및 상기 절연막을 동시에 큐어링(curing)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  3. 제1항에 있어서,
    상기 금속 잉크를 도포하는 것은 젯팅법(jetting method), 적하법(dropping method), 스프레이법(spraying method) 또는 프린팅법(printing method)을 사용하여 수행하는 것을 특징으로 하는 반도체 패키지 제조방법.
  4. 제1항에 있어서,
    상기 금속 잉크는 금(Au), 은(Ag), 구리(Cu) 또는 니켈(Ni)을 함유하는 것을 특징으로 하는 반도체 패키지 제조방법.
  5. 제1항에 있어서,
    상기 금속 잉크는 상기 개구부에 인접하는 상기 절연막 상에도 도포하는 것을 특징으로 하는 반도체 패키지 제조방법.
  6. 제1항에 있어서,
    상기 절연막은 폴리이미드(polyimide; PI)막, 폴리벤조옥사졸(polybenzooxazole; PBO)막 또는 벤조사이클로부텐(benzocyclobutene; BCB막인 것을 특징으로 하는 반도체 패키지 제조방법.
  7. 제1항에 있어서,
    상기 재배선층은 구리(Cu)막, 니켈(Ni)막, 팔라듐(Pd)막 또는 은(Ag)막을 구비하는 것을 특징으로 하는 반도체 패키지 제조방법.
  8. 제1항에 있어서,
    상기 재배선층을 형성하기 전에,
    상기 칩 패드 상에 상기 칩 패드의 일부분을 노출시키는 콘택홀을 구비하는 패시베이션층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  9. 칩 패드를 구비하는 반도체 기판;
    상기 칩 패드 상에 접속하는 재배선층;
    상기 재배선층의 일부를 노출시키는 개구부를 구비하는 절연막; 및
    상기 개구부 내에 위치하여 상기 재배선층에 접속하는 본딩 패드를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 본딩 패드는 금(Au), 은(Ag), 구리(Cu) 또는 니켈(Ni)을 함유하는 것을 특징으로 하는 반도체 패키지.
  11. 제9항에 있어서,
    상기 본딩 패드는 상기 개구부에 인접하는 상기 절연막 상에도 위치하는 것을 특징으로 하는 반도체 패키지.
  12. 제9항에 있어서,
    상기 절연막은 폴리이미드막, 폴리벤조옥사졸막 또는 벤조사이클로부텐막인 것을 특징으로 하는 반도체 패키지.
  13. 제9항에 있어서,
    상기 재배선층은 구리(Cu)막, 니켈(Ni)막, 팔라듐(Pd)막 또는 은(Ag)막을 구비하는 것을 특징으로 하는 반도체 패키지.
  14. 제9항에 있어서,
    상기 칩 패드 상에 상기 칩 패드의 일부분을 노출시키는 콘택홀을 구비하는 패시베이션층이 위치하고, 상기 재배선은 상기 콘택홀 내에 노출된 칩 패드에 접속하는 것을 특징으로 하는 반도체 패키지.
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