KR20200102741A - 전도성 필라를 갖는 반도체 패키지 및 그 제조 방법 - Google Patents

전도성 필라를 갖는 반도체 패키지 및 그 제조 방법 Download PDF

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KR20200102741A
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conductive pillars
redistribution structure
semiconductor chip
encapsulant
semiconductor package
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전광재
김동규
박정호
장연호
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삼성전자주식회사
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Abstract

반도체 패키지는 제1 재배선 구조체, 제1 재배선 구조체 상에 배치되는 제1 반도체 칩, 제1 재배선 구조체 상에 배치되는 복수의 전도성 필라, 제1 재배선 구조체의 상면을 덮는 봉지재, 및 상기 봉지재 상에 배치되는 제2 재배선 구조체를 포함한다. 제2 재배선 구조체는 배선 패턴 및 상기 배선 패턴과 상기 복수의 전도성 필라를 연결하는 연결 비아를 포함한다. 트렌치의 내측면은 상기 전도성 필라의 측면과 동일한 평면을 이룬다.

Description

전도성 필라를 갖는 반도체 패키지 및 그 제조 방법{Semiconductor Devices Having Conductive Pillars and Methods of Manufacturing the Same}
본 개시의 기술적 사상은 전도성 필라를 갖는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 반도체 칩 및 반도체 칩이 실장되는 반도체 패키지의 크기도 집적화, 소형화하는 기술이 부각되고 있다. 반도체 패키지를 얇게 만들기 위하여 인쇄 회로 기판을 대신하여 반도체 칩의 하부에 재배선층을 형성하는 팬아웃 웨이퍼 레벨 패키지 기술이 개발되었다. 한편, 반도체 칩이 소형화됨에 따라 솔더볼 사이의 간격이 줄어들어 솔더볼의 핸들링이 어려워지는 문제가 있었다. 이를 해결하기 위해 팬 아웃 웨이퍼 레벨 패키지가 제안되었다.
본 개시의 기술적 사상의 실시예들에 따른 과제는, 그라인딩 공정 시 발생하는 잔류물을 제거하는 단계를 포함하는 반도체 패키지 제조 방법을 제공하는 데 있다.
본 개시의 실시예들에 따른 반도체 패키지는 제1 재배선 구조체; 상기 제1 재배선 구조체 상에 배치되는 제1 반도체 칩; 상기 제1 재배선 구조체 상에서 상기 제1 반도체 칩에 인접하게 배치되는 복수의 전도성 필라; 상기 제1 재배선 구조체의 상면, 상기 제1 반도체 칩 및 상기 복수의 전도성 필라의 측면을 덮으며, 상기 복수의 전도성 필라의 상면을 노출시키는 트렌치를 포함하는 봉지재; 및 상기 봉지재 상에 배치되어 상기 복수의 전도성 필라와 연결되는 제2 재배선 구조체를 포함할 수 있다. 상기 제2 재배선 구조체는 상기 트렌치를 채우며, 배선 패턴 및 상기 배선 패턴과 상기 복수의 전도성 필라를 연결하는 연결 비아를 포함할 수 있다. 상기 트렌치의 내측면은 상기 전도성 필라의 측면과 동일한 평면을 이룰 수 있다.
본 개시의 실시예들에 따른 반도체 패키지는 제1 재배선 구조체; 상기 제1 재배선 구조체 상에 배치되는 제1 반도체 칩; 상기 제1 재배선 구조체 상에서 상기 제1 반도체 칩에 인접하게 배치되는 복수의 전도성 필라; 상기 제1 재배선 구조체의 상면, 상기 제1 반도체 칩 및 상기 복수의 전도성 필라의 측면을 덮으며, 상기 복수의 전도성 필라의 상면을 노출시키는 트렌치를 포함하는 봉지재; 및 상기 봉지재 상에 배치되어 상기 복수의 전도성 필라와 연결되는 제2 재배선 구조체를 포함할 수 있다. 상기 제2 재배선 구조체는 상기 트렌치를 채우며, 배선 패턴 및 상기 배선 패턴과 상기 복수의 전도성 필라를 연결하는 연결 비아를 포함할 수 있다. 상기 트렌치의 내측면은 상기 전도성 필라의 측면과 동일한 평면을 이룰 수 있다. 상기 연결 비아의 하면의 폭은 상기 복수의 전도성 필라의 폭보다 작을 수 있다.
본 개시의 실시예들에 따른 반도체 패키지 제조 방법은 제1 캐리어 상에 제1 재배선 구조체를 형성하는 단계; 상기 제1 재배선 구조체 상에 복수의 전도성 필라를 형성하는 단계; 상기 제1 재배선 구조체 상에 상기 복수의 전도성 필라와 인접하게 제1 반도체 칩을 실장하는 단계; 상기 제1 재배선 구조체의 상면, 상기 복수의 전도성 필라 및 상기 제1 반도체 칩을 덮는 봉지재를 형성하는 단계; 상기 제1 반도체 칩의 상면이 노출되도록 상기 복수의 전도성 필라 및 상기 봉지재를 그라인딩하는 단계; 상기 그라인딩 공정에서 발생하는 잔류물을 제거하는 단계; 및 상기 제1 반도체 칩 및 상기 봉지재의 상부에 상기 복수의 전도성 필라와 연결되는 제2 재배선 구조체를 형성하는 단계를 포함할 수 있다.
본 개시의 실시예들에 따르면, 반도체 칩 및 봉지재 상의 잔류물을 제거함으로써 신뢰성 저하 문제를 방지할 수 있다.
도 1 내지 도 7, 도 9 내지 도 10 및 도 12 내지 도 15는 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 8은 도 7의 일부 확대도이다.
도 11은 도 10의 일부 확대도이다.
도 16 내지 도 18은 본 개시의 다른 실시예에 따른 반도체 패키지의 단면도들이다.
도 19 내지 도 22는 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 23은 도 22에 도시된 반도체 패키지의 일부 확대도이다.
도 24는 본 개시의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 1 내지 도 7, 도 9 내지 도 10 및 도 12 내지 도 15는 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법은 제1 캐리어를 준비하는 단계, 제1 캐리어 상에 제1 재배선 구조체를 형성하는 단계, 제1 재배선 구조체 상에 전도성 필라를 형성하는 단계, 제1 재배선 구조체 상에 제1 반도체 칩을 실장하는 단계, 제1 재배선 구조체의 상면, 복수의 전도성 필라 및 제1 반도체 칩을 덮는 봉지재를 형성하는 단계, 제1 반도체 칩의 상면이 노출되도록 복수의 전도성 필라 및 봉지재를 그라인딩하는 단계, 그라인딩 공정에서 발생하는 잔류물을 제거하는 단계 및 제1 반도체 칩 및 봉지재의 상부에 복수의 전도성 필라와 연결되는 제2 재배선 구조체를 형성하는 단계를 포함할 수 있다. 또한, 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법은 제2 재배선 구조체 상에 제2 반도체 칩을 실장하는 단계 및 상기 제2 재배선층의 상면과 제2 반도체 칩을 덮는 봉지재를 형성하는 단계를 더 포함할 수 있다.
이하에서는, 상기와 같이 구성되는 본 개시의 실시예에 따른 반도체 패키지(100)의 제조 방법을 도 1 내지 도 15를 참조하여 설명한다.
도 1을 참조하면, 제1 캐리어(102)를 준비하는 단계가 이루어진다. 상기 제1 캐리어(102) 상에는 릴리즈 필름(104)이 배치될 수 있다. 제1 캐리어(102)는 유리 캐리어, 세라믹 캐리어, 실리콘 웨이퍼 등일 수 있다. 릴리즈 필름(104)은 다중층으로 구성될 수 있으며, 예를 들어 접착층 및 이형층(release layer)을 포함할 수 있다. 릴리즈 필름(104)은 그 상부에 형성될 구조물과 제1 캐리어(102)를 접착시키는 기능을 할 수 있다. 또한, 릴리즈 필름(104)은, 후술할 상부 구조물로부터 제1 캐리어(102)와 함께 제거될 수 있으며 폴리머계 재료를 포함할 수 있다. 일 실시예에서, 릴리즈 필름(104)은, 광열 변환(light-to-heat-conversion; LTHC) 릴리즈 코팅 재료를 포함할 수 있으며, 가열에 의해 열 박리(thermal-release)될 수 있다. 다른 실시예에서, 릴리즈 필름(104)은 자외선(ultra-violet; UV) 광에 의해 박리되는 UV 접착제를 포함할 수 있다. 또한, 릴리즈 필름(104)은 물리적 방법에 의해 박리될 수도 있다. 릴리즈 필름(104)은 액체 및 경화된 채로 도포될 수 있거나, 제1 캐리어(102)상에 라미네이트된 라미네이트막일 수 있다. 릴리즈 필름(104)의 상단 표면은 평평하게 되고, 고도의 동일 평면성(coplanarity)을 가질 수 있다.
도 2를 참조하면, 제1 캐리어(102) 상에 제1 재배선 구조체(110)를 형성하는 단계가 이루어진다. 예를 들어, 제1 재배선 구조체(110)는 릴리즈 필름(104) 상에 배치될 수 있다. 제1 재배선 구조체(110)는 복수의 층으로 구성될 수 있다. 각 층은 층간 절연층(112) 및 배선 패턴(114)을 포함할 수 있다. 제1 재배선 구조체(110)는 비아(116)를 더 포함할 수 있다.
비아(116)는 서로 다른 층의 배선 패턴(114)을 전기적으로 연결시킬 수 있으며, 테이퍼 형상뿐만 아니라, 원통형상을 가질 수 있다. 또한, 비아(116)는 배선 패턴(114)과 일체화되도록 형성될 수 있다. 층간 절연층(112)은 배선 패턴(114) 및 비아(116)를 외부로부터 전기적으로 절연시킬 수 있다.
층간 절연층(112)은 포토 리소그래피 공정을 이용하여 패터닝될 수 있는 감광성 재료를 포함할 수 있다. 예를 들어, 층간 절연층(112)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 폴리머를 포함할 수 있다. 다른 실시예에서, 층간 절연층(112)은, 실리콘 질화물, 실리콘 산화물, PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), BPSG(Boron-doped PhosphoSilicate Glass) 또는 이들의 조합을 포함할 수 있다. 층간 절연층(112)은 화학 기상 증착, 적층, 스핀 코팅 등의 공정에 의해 형성될 수 있다.
제1 재배선 구조체(110)를 형성하는 단계는, 릴리즈 필름(104) 상에 배선 패턴(114)이 형성되는 단계를 포함할 수 있다. 배선 패턴(114)의 형성은, 층간 절연층(112) 상에 배리어층 및 시드층(미도시)을 형성하는 단계와, 상기 시드층 상에 포토레지스트 등의 패터닝 된 마스크(미도시)를 형성하는 단계와, 노출된 시드층 상에 전도성 물질을 형성하는 단계를 포함할 수 있다. 상기 전도성 물질을 형성하는 단계는 도금 공정을 포함할 수 있다. 그 후 패터닝 된 마스크 및 상기 패터닝 된 마스크에 의해 덮이는 배리어층 및 시드층의 부분이 제거되어, 배선 패턴(114)이 형성된다. 배선 패턴(114), 비아(116)를 형성하고 그 위에 층간 절연층(112)을 덮는 공정을 반복하여 도 2에 도시된 바와 같이, 제1 재배선 구조체(110)가 형성될 수 있다.
상기 배리어층은 Ta, Ti, W, Ru, V, Co 및 Nb 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 시드층은 Al, Ti, Cr, Fe, Co, Ni, Cu, Zn, Pd, Pt, Au 및 Ag 중에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에서, 배리어층은 Ti을 포함하고 시드층은 Cu를 포함할 수 있다. 배리어층 및 시드층은 물리 기상 증착(Physical Vapor Deposition; PVD) 공정, 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정 등에 의해 형성될 수 있다.
배선 패턴(114) 및 비아(116)는 Al, Ti, Cr, Fe, Co, Ni, Cu, Zn, Pd, Pt, Au 및 Ag와 같은 금속을 포함할 수 있다. 일 실시예에서 배선 패턴(114) 및 비아(116)는 구리를 포함할 수 있다. 배선 패턴(114) 및 비아(116)는 전기화학 도금 공정, 무전해 도금 공정, PVD 공정, CVD 공정, 스핀 온 공정 또는 이들의 조합에 의해 형성될 수 있다. 일 실시예에서, 배선 패턴(114) 및 비아(116)는 다마신 공정에 의해 형성될 수 있다.
도 3 및 도 4를 참조하면, 제1 재배선 구조체(110) 상에 전도성 필라(122)를 형성하는 단계가 이루어진다. 예를 들어, 제1 재배선 구조체(110) 상에 도금 공정에 의해 복수의 전도성 필라(122)가 배치될 수 있다. 상기 복수의 전도성 필라(122)는 제1 재배선 구조체(110)의 최상층의 배선 패턴(114) 상에 배치될 수 있다.
도 3을 참조하면, 제1 재배선 구조체(110)의 상면에 마스크 패턴(120)이 배치될 수 있다. 마스크 패턴(120)은 제1 재배선 구조체(110)의 상면의 일부를 노출시킬 수 있다. 예를 들어, 마스크 패턴(120)은 전도성 필라(122)와 연결될 배선 패턴(114)을 노출시킬 수 있다. 도 4를 참조하면, 마스크 패턴(120)에 의해 노출된 부분에 전도성 필라(122)가 배치될 수 있다.
전도성 필라(122)를 형성하는 단계는, 배리어층 및 시드층(미도시)을 형성하는 단계, 시드층 상에 마스크 패턴(120)을 형성하는 단계, 상기 마스크 패턴(120)에 의해 노출된 부분에 전도성 물질을 채우는 단계를 포함할 수 있다. 그 후 마스크 패턴(120) 및 상기 마스크 패턴(120)에 의해 덮이는 배리어층 및 시드층의 부분이 제거될 수 있다.
도시되지는 않았으나 배리어층 및 시드층은 제1 재배선 구조체(110)의 상면에 형성될 수 있다. 일 실시예에서, 배리어층은 Ti을 포함하고 시드층은 Cu를 포함할 수 있다. 배리어층 및 시드층은 물리 기상 증착 공정, 화학 기상 증착 공정 또는 원자층 증착 공정 등에 의해 형성될 수 있다.
마스크 패턴(120)은 시드층 상에 형성될 수 있다. 마스크 패턴(120)은 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 마스크 패턴(120)은 전도성 필라(122)가 배치될 영역을 정의할 수 있다. 전도성 물질이 마스크 패턴(120)의 개구부 내에 그리고 시드층의 노출된 부분상에 형성될 수 있다. 전도성 물질은 예컨대, 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 Cu, Ti, W, Al 등과 같은 금속을 포함할 수 있다. 일 실시예에서 전도성 물질은 Cu를 포함할 수 있다. 마스크 패턴(120)과 그 위에 전도성 물질이 형성되지 않는 시드층의 부분이 제거될 수 있다. 마스크 패턴(120)은 산소 플라즈마 등을 사용하는 박리 프로세스에 의해 제거될 수 있다. 마스크 패턴(120)이 제거된 후, 배리어층 및 시드층의 노출된 부분은 습식 또는 건식 에칭에 의해 제거될 수 있다. 배리어층 및 시드층의 잔여 부분과 전도성 물질은 전도성 필라(122)를 형성할 수 있다.
도 5를 참조하면, 제1 재배선 구조체(110) 상에 제1 반도체 칩(130)을 실장하는 단계가 이루어진다. 예를 들어, 제1 반도체 칩(130)은 전도성 필라(122)에 인접하게 위치할 수 있다. 복수의 전도성 필라(122)들은 상방에서 보았을 때 제1 반도체 칩(130)을 둘러싸도록 배치될 수 있다.
제1 반도체 칩(130)은 하부에 본딩 패드(132) 및 본딩 패드(132)의 하부에 배치되는 범프(134)를 포함할 수 있다. 본딩 패드(132)는 범프(134)를 통하여 제1 재배선 구조체(110)의 배선 패턴(114)과 전기적으로 연결될 수 있다. 일 실시예에서, 상기 본딩 패드(132)는 Cu를 포함할 수 있으며, 범프(134)는 Sn을 포함할 수 있다.
전도성 필라(122)의 상면은 제1 반도체 칩(130)의 상면보다 높은 레벨에 위치할 수 있다. 도 5에는 제1 반도체 칩(130)이 제1 재배선 구조체(110) 상에 플립칩 본딩된 것이 도시되어 있으나, 이에 제한되지 않으며 제1 반도체 칩(130)은 제1 재배선 구조체(110)와 와이어 본딩으로 연결될 수 있다. 제1 반도체 칩(130)이 와이어 본딩된 경우에도, 전도성 필라(122)의 상면은 제1 반도체 칩(130)의 상면보다 높은 레벨에 위치할 수 있다.
도 6을 참조하면, 제1 재배선 구조체(110)의 상면, 복수의 전도성 필라(122) 및 제1 반도체 칩(130)을 덮는 봉지재(140)를 형성하는 단계가 이루어진다. 일 실시예에서, 봉지재(140)는 몰드 언더필(molded underfill) 방식으로 형성될 수 있으며, 봉지재(140)는 제1 재배선 구조체(110)의 상면과 제1 반도체 칩(130)의 하면 사이의 공간을 채울 수 있다. 다른 실시예에서, 봉지재(140)가 형성되기 전에 제1 재배선 구조체(110)의 상면과 제1 반도체 칩(130)의 하면 사이에 언더필이 형성될 수 있다. 봉지재(140)는 전도성 필라(122) 및 제1 반도체 칩(130)을 충격 등과 같은 외부의 영향으로부터 보호할 수 있다.
봉지재(140)는 에폭시 또는 폴리이미드 등을 포함하는 수지일 수 있다. 예를 들면, 봉지재(140)는 비스페놀계 에폭시 수지(Bisphenol-group Epoxy Resin), 다방향족 에폭시 수지(Polycyclic Aromatic Epoxy Resin), 올소크레졸 노블락계 에폭시 수지(o-Cresol Novolac Epoxy Resin), 바이페닐계 에폭시 수지(Biphenyl-group Epoxy Resin) 또는 나프탈렌계 에폭시 수지(Naphthalene-group Epoxy Resin) 등을 포함할 수 있다.
도 7을 참조하면, 제1 반도체 칩(130)의 상면이 노출되도록 복수의 전도성 필라(122) 및 봉지재(140)를 그라인딩 하는 단계가 이루어진다. 상기 봉지재(140)가 그라인딩 되어 봉지재(142)가 형성될 수 있다. 전도성 필라(122)는 상기 그라인딩 공정에 의해 상부가 일부 제거될 수 있다. 그라인딩 공정 후, 전도성 필라(122)의 상면, 제1 반도체 칩(130)의 상면 및 봉지재(142)의 상면은 동일한 레벨에 위치할 수 있다.
도 8은 도 7에 도시된 반도체 패키지의 일부 확대도이다. 도 8을 참조하면, 그라인딩 공정에 의해 제거된 전도성 필라(122)의 잔류물(123)이 도 7의 결과물 상에 배치될 수 있다. 일 실시예에서, 잔류물(123)은 응력에 의해 전도성 필라(122)가 밀려서 형성될 수 있으며, 상기 잔류물(123)은 전도성 필라(122) 상에 배치될 수 있다. 일 실시예에서, 잔류물(123)은 전도성 필라(122)가 떨어져 나가 제1 반도체 칩(130) 또는 봉지재(142)의 상면에 배치될 수 있다. 잔류물(123)이 생기는 경우, 소자의 신뢰성 저하 또는 오염(contamination) 문제가 발생할 수 있다. 또한, 상방에서 보았을 때, 전도성 필라(122)의 단면이 일정하지 않게 되어 전도성 필라(122)의 얼라인 키로서의 활용이 제한될 수 있다.
도 9를 참조하면, 잔류물(123)을 제거하는 단계가 이루어진다. 예를 들어, 선택적 식각에 의해 잔류물(123)이 제거될 수 있다. 전도성 필라(122)의 상면도 일부 제거되어 전도성 필라(125)가 형성될 수 있다. 전도성 필라(122)가 일부 제거되어 봉지재(142)의 상면에 트렌치(T)가 형성될 수 있다. 트렌치(T)의 내측면(145)은 봉지재(142)이며, 트렌치(T)의 하면은 전도성 필라(125)의 상면일 수 있다. 전도성 필라(125)의 상면은 제1 반도체 칩(130)의 상면 및 봉지재(142)의 상면보다 낮은 레벨에 위치할 수 있다.
일 실시예에서, 전도성 필라(125)는 습식 식각액(Wet Etchant)을 사용하는 습식 식각에 의해 제거될 수 있다. 예를 들어, 습식 식각액은 FeCl3, CuCl2, Cu(NH3)4 2+와 같은 알칼리 식각액, H2O2-H2SO4, CrO3-H2SO4, NaClO3 또는 이들의 조합을 포함할 수 있다. 제1 반도체 칩(130) 및 봉지재(142)는 상기 식각 공정에서 식각되지 않을 수 있다. 전도성 필라(125)는 제1 재배선 구조체(110) 상에 복수 개가 형성되므로, 습식 식각 시 하나의 공정으로 복수의 전도성 필라(125)가 식각되므로 반도체 패키지 제조 공정이 단순화되며 수율 확보가 용이해질 수 있다.
도 9에 도시된 바와 같이, 잔류물(123)을 전부 제거함으로써 신뢰성 저하 문제를 감소 또는 방지할 수 있다. 또한, 상방에서 보았을 때, 전도성 필라(125)의 폭(W1)을 설계 값에 대응하도록 형성할 수 있으므로 전도성 필라(125)는 후속 공정에서 얼라인 키로 활용될 수 있다.
도 10을 참조하면, 봉지재(142)의 상부에 전도성 필라(125)와 연결되는 제2 재배선 구조체(150)를 형성하는 단계가 이루어진다. 제2 재배선 구조체(150)에 대해서, 제1 재배선 구조체(110)와 동일하거나 유사한 구성에 대해서는 자세한 설명이 생략될 수 있다.
도 11은 도 10에 도시된 반도체 패키지의 일부 확대도이다. 도 11을 참조하면, 제2 재배선 구조체(150)는 제1 배선 패턴(152), 제2 배선 패턴(154) 및 층간 절연층(156)을 포함할 수 있다. 제2 재배선 구조체(150)는 연결 비아(V1) 및 비아(V2)를 더 포함할 수 있다. 제2 재배선 구조체(150)는 복수의 층으로 구성될 수 있다. 제2 재배선 구조체(150)는 트렌치(T)의 내부를 채울 수 있다.
제1 반도체 칩(130) 및 봉지재(142) 상에 층간 절연층(156)이 형성될 수 있다. 상기 층간 절연층(156)은 패터닝될 수 있으며, 제1 배선 패턴(152) 및 연결 비아(V1)가 형성되는 위치를 정의할 수 있다. 층간 절연층(156) 및 전도성 필라(125) 상에 배리어층(158)이 형성될 수 있다. 상기 배리어층(158) 상에 전도성 물질이 채워짐으로써 제1 배선 패턴(152) 및 연결 비아(V1)가 형성될 수 있다. 배리어층(158)은 제1 배선 패턴(152) 및 연결 비아(V1)의 측면 및 하면을 감쌀 수 있다. 제1 배선 패턴(152), 제2 배선 패턴(154), 연결 비아(V1) 및 비아(V2)는 CVD, ALD, 도금 등과 같은 공정에 의해 형성될 수 있다. 상기 배리어층(158)은 Ta, Ti, W, Ru, V, Co 및 Nb 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 배리어층(158)은 하부에 시드층이 배치될 수 있으며 상기 시드층은 Al, Ti, Cr, Fe, Co, Ni, Cu, Zn, Pd, Pt, Au 및 Ag 중에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에서, 배리어층(158)은 Ti을 포함하고 시드층은 Cu를 포함할 수 있다.
연결 비아(V1)는 전도성 필라(125)와 제1 배선 패턴(152)을 연결시킬 수 있다. 제1 배선 패턴(152) 및 연결 비아(V1)는 일체로 형성될 수 있다. 예를 들어 제1 배선 패턴(152) 및 연결 비아(V1)는 다마신 공정에 의해 형성될 수 있다. 연결 비아(V1)는 원뿔대 형상을 가질 수 있다. 연결 비아(V1)의 상면은 봉지재(142)의 상면보다 높은 레벨에 위치할 수 있으며, 연결 비아(V1)의 하면은 봉지재(142)의 상면보다 낮은 레벨에 위치할 수 있다. 일 실시예에서, 연결 비아(V1)는 트렌치(T)의 일부를 채울 수 있다. 예를 들어, 트렌치(T)의 폭은 연결 비아(V1)의 상면의 폭(W2)보다 클 수 있다. 또한, 트렌치(T)의 폭은 연결 비아(V1)의 하면의 폭(W3)보다 클 수 있다. 연결 비아(V1)의 상면의 폭(W2)은 하면의 폭(W3)보다 클 수 있다. 트렌치(T)의 폭은 전도성 필라(125)의 폭(W1)과 실질적으로 동일할 수 있다. 비아(V2)는 서로 다른 층에 위치하는 제1 배선 패턴(152)과 제2 배선 패턴(154)을 전기적으로 연결시킬 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지 제조 방법에서, 트렌치(T)는 전도성 필라(125)의 상부를 일부 제거하여 형성될 수 있다. 따라서, 트렌치(T)의 내측면(145)은 전도성 필라(125)의 측면과 동일한 평면을 이룰 수 있다. 일 실시예에서, 트렌치(T)의 내측면(145)과 전도성 필라(125)의 측면은 수직 방향을 따를 수 있다. 여기에서 수직 방향은 제1 반도체 칩(130)의 상면과 직교하는 방향을 의미할 수 있다. 다른 실시예에서, 트렌치(T)의 내측면(145)과 전도성 필라(125)의 측면은 수직 방향에 대해 기울어지도록 형성될 수도 있다.
도 12를 참조하면, 제1 캐리어(102)가 제1 재배선 구조체(110)로부터 분리되고 제2 캐리어(160)가 제2 재배선 구조체(150)의 상에 형성될 수 있다. 제1 캐리어(102)는 도 10에 도시된 결과물이 뒤집혀 진 채 릴리즈 필름(104)의 디본딩 공정에 의해 분리될 수 있다. 일 실시예에서, 디본딩 공정은 레이저 광 또는 UV 광과 같은 광을 릴리즈 필름(104)에 투사하는 것을 포함할 수 있다. 릴리즈 필름(104)이 광의 열(heat)에 의해 분해되고 제1 캐리어(102)가 제1 재배선 구조체(110)로부터 분리될 수 있다.
제2 캐리어(160)는 제1 캐리어(102)가 분리되기 전에 형성될 수 있다. 제2 캐리어(160)와 제2 재배선 구조체(150) 사이에는 릴리즈 필름(162)이 더 배치될 수 있다. 제2 캐리어(160)는 제2 재배선 구조체(150)가 제1 반도체 칩(130)과 접하는 면과 반대되는 면에 위치할 수 있다. 제2 캐리어(160) 및 릴리즈 필름(162)은 각각 제1 캐리어(102) 및 릴리즈 필름(104)과 동일한 물질을 포함할 수 있다.
도 13을 참조하면, 제1 재배선 구조체(110) 상에 외부 연결 부재(170)가 형성될 수 있다. 외부 연결 부재(170)는 제1 재배선 구조체(110)에 실장된 제1 반도체 칩(130)이 위치하는 면과 반대되는 면에 배치될 수 있다. 외부 연결 부재(170)는 비아(174) 및 언더범프메탈(176)에 의해 제1 재배선 구조체(110)의 배선 패턴(114)과 연결될 수 있다. 층간 절연층(172)은 제1 재배선 구조체(110)의 배선 패턴(114) 상에 배치될 수 있으며, 배선 패턴(114) 및 비아(174)를 덮을 수 있다. 언더범프메탈(176)은 상기 층간 절연층(172) 상에 배치될 수 있다.
외부 연결 부재(170)는 주석(Sn), 은(Ag), 구리(Cu), 팔라듐(Pd), 비스무트(Bi) 또는 안티몬(Sb)을 포함할 수 있다. 층간 절연층(172)은 층간 절연층(112)과 동일한 물질을 포함할 수 있으며, 예를 들어 PBO, 폴리이미드, BCB 등과 같은 폴리머를 포함할 수 있다. 비아(174)는 Al, Ti, Cr, Fe, Co, Ni, Cu, Zn, Pd, Pt, Au 및 Ag와 같은 금속을 포함할 수 있다. 일 실시예에서 비아(174)는 Cu를 포함할 수 있다. 언더범프메탈(176)은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐/합금구리(Ti-W/Cu), 알루미늄/니켈/구리(Al/Ni/Cu) 또는 니켈을 포함할 수 있다. 상기 언더범프메탈(176)은 스퍼터링, 전해도금 또는 무전해 도금 공정 등에 의해 형성될 수 있다.
도 5 내지 도 9를 참조하면, 도시되지는 않았으나, 제1 캐리어(102) 상에 복수의 제1 반도체 칩(130)이 소정의 간격으로 배열될 수 있으며, 각 제1 반도체 칩(130)에 인접하여 복수의 전도성 필라(125)가 배치될 수 있다. 외부 연결 부재(170)가 형성된 후 소잉 공정이 더 진행될 수 있다. 소잉 공정에 의해 제1 반도체 칩(130)들은 개별화될 수 있다.
도 14를 참조하면, 제2 재배선 구조체(150) 상에 제2 반도체 칩(180)이 실장되고 제2 캐리어(160)가 제거될 수 있다. 제2 반도체 칩(180)은 와이어 본딩에 의해 제2 재배선 구조체(150)에 실장될 수 있다. 제2 재배선 구조체(150)는 패드(182) 및 와이어(184)에 의해 제2 반도체 칩(180)과 전기적으로 연결될 수 있다. 접착제가 제2 반도체 칩(180)의 하면에 배치될 수 있으며, 제2 반도체 칩(180)을 제2 재배선 구조체(150)에 고정시킬 수 있다. 도 14에는 제2 반도체 칩(180)이 와이어 본딩에 의해 실장된 것이 도시되어 있으나, 이에 제한되지 않으며 다른 실시예에서 제2 반도체 칩(180)은 플립칩 본딩되어 제2 재배선 구조체(150)와 연결될 수 있다. 제2 캐리어(160)는 레이저 광 또는 UV 광을 조사하여 열에 의해 제2 재배선 구조체(150)로부터 분리될 수 있다.
제2 반도체 칩(180)은 제1 반도체 칩(130)과 다른 기능을 할 수 있다. 예를 들어, 제1 반도체 칩(130)은 어플리케이션 프로세서와 같은 로직 칩일 수 있으며, 제2 반도체 칩(180)은 DRAM, SRAM, NAND 등과 같은 메모리 칩일 수 있다.
도 15를 참조하면, 제2 재배선 구조체(150)의 상면 및 상기 제2 반도체 칩(180)을 둘러싸는 봉지재(185)를 형성하는 단계가 이루어진다. 봉지재(185)의 상면은 제2 반도체 칩(180)의 상면보다 높은 레벨에 위치하며, 봉지재(185)는 제2 반도체 칩(180) 및 와이어(184)를 전부 덮을 수 있다. 봉지재(185)는 에폭시 또는 폴리이미드 등을 포함하는 수지일 수 있다.
제2 반도체 칩(180)을 봉지재(185)로 덮음으로써 본 개시의 일 실시예에 따른 반도체 패키지(100)가 완성될 수 있다. 반도체 패키지(100)는 하부 패키지(10) 및 상부 패키지(20)로 이루어질 수 있다. 하부 패키지(10)는 제1 재배선 구조체(110), 제1 반도체 칩(130), 전도성 필라(125), 봉지재(142) 및 제2 재배선 구조체(150)를 포함할 수 있다. 상부 패키지(20)는 제2 반도체 칩(180) 및 봉지재(185)를 포함할 수 있다.
도 14 내지 도 15에는 제2 반도체 칩(180)이 제2 재배선 구조체(150)를 통하여 연결되는 것이 도시되어 있으나 이에 제한되지 않는다. 다른 실시예에서, 제2 반도체 칩(180)의 하부에 배치되는 솔더볼이 전도성 필라(125)와 물리적, 전기적으로 연결될 수 있다.
도 16 내지 도 18은 본 개시의 다른 실시예에 따른 반도체 패키지의 단면도들이다.
일 실시예에서, 복수의 전도성 필라(125)의 상부를 일부 식각하여 봉지재(142)의 상면에 트렌치(T)를 형성하는 단계에서, 전도성 필라(125)의 상부가 불균일하게 식각될 수 있다. 예를 들어, 습식 식각 공정 시 전도성 필라(125)는 등방성 식각되어 전도성 필라(125)의 상면은 평평하지 않을 수 있다. 도 16을 참조하면, 전도성 필라(225)의 상면은 수직 방향에 대하여 볼록하게 형성될 수 있다. 또한, 도 17을 참조하면, 전도성 필라(325)의 상면은 수직 방향에 대하여 오목하게 형성될 수 있다.
도 18을 참조하면, 연결 비아(V1)는 트렌치(T)의 내부를 전부 채울 수 있다. 일 실시예에서, 연결 비아(V1)의 상면의 폭(W2)은 전도성 필라(425)의 폭(W1) 보다 클 수 있다. 연결 비아(V1)의 하면의 폭(W3)은 전도성 필라(425)의 폭(W1)과 동일할 수 있다. 연결 비아(V1)의 상면의 폭(W2)은 하면의 폭(W3)보다 클 수 있다.
도시되지는 않았으나, 다른 실시예에서, 연결 비아(V1)의 상면의 폭(W2)은 전도성 필라(125)의 폭(W1)과 동일하며, 연결 비아(V1)의 하면의 폭(W3)은 전도성 필라(425)의 폭(W1)보다 작을 수 있다.
도 19 내지 도 22는 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 19 내지 도 22는 각각 도 4 내지 도 7에 대응하는 다른 실시예이다. 도 19를 참조하면, 희생층(522)이 전도성 필라(122) 상에 배치될 수 있다. 도 3에 도시된 바와 같이, 제1 재배선 구조체(110) 상에 형성된 마스크 패턴(120)을 따라 전도성 필라(122) 및 희생층(522)이 순차적으로 형성될 수 있다. 희생층(522)은 전도성 필라(122)와는 다른 물질을 포함할 수 있다. 예를 들어, 희생층(522)은 Ni, Au 또는 이들의 조합을 포함할 수 있다.
도 20을 참조하면, 제1 재배선 구조체(110) 상에 제1 반도체 칩(130)이 실장될 수 있다. 도 21을 참조하면, 제1 재배선 구조체(110)의 상면, 복수의 전도성 필라(122) 및 제1 반도체 칩(130)을 덮는 봉지재(140)가 형성될 수 있다.
도 22를 참조하면, 그라인딩 공정에 의해 제1 반도체 칩(130)의 상면이 노출될 수 있다. 예를 들어, 제1 반도체 칩(130), 봉지재(140) 및 희생층(522)이 그라인딩 될 수 있다. 희생층(522)의 상면은 제1 반도체 칩(130)의 상면 및 봉지재(142)의 상면과 동일한 레벨에 위치할 수 있다. 희생층(522)의 하부에 배치되는 전도성 필라(122)는 그라인딩 공정시 식각되지 않을 수 있다.
도 23은 도 22에 도시된 반도체 패키지의 일부 확대도이다. 도 23을 참조하면, 그라인딩 공정에 의해 발생한 잔류물(523)이 도 22의 결과물 상에 배치될 수 있다. 잔류물(523)은 희생층(522)의 일부가 떨어져 나감으로써 형성될 수 있다. 상기 잔류물(523)은 전도성 필라(122), 제1 반도체 칩(130) 또는 봉지재(142)의 상면에 배치될 수 있다.
희생층(522) 및 잔류물(523)이 제거될 수 있다(도 9 참조). 예를 들어, 선택적 식각에 의해 희생층(522) 및 잔류물(523)이 제거될 수 있다. 희생층(522)이 제거되어 봉지재(142)의 상부에 트렌치(T)가 형성될 수 있다. 트렌치(T)의 내측면(145)은 봉지재(142)이며, 트렌치(T)의 하면은 전도성 필라(122)의 상면일 수 있다. 전도성 필라(122)의 상면은 제1 반도체 칩(130)의 상면 및 봉지재(142)의 상면보다 낮은 레벨에 위치할 수 있다.
일 실시예에서, 희생층(522) 및 잔류물(523)은 습식 식각액을 사용하는 습식 식각에 의해 제거될 수 있다. 예를 들어, 습식 식각액은 FeCl3, HNO3 또는 이들의 조합을 포함할 수 있다. 전도성 필라(122), 제1 반도체 칩(130) 및 봉지재(142)는 상기 식각 공정에서 식각되지 않을 수 있다. 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법은, 잔류물(523) 제거 시 전도성 필라(122)가 식각되지 않으므로 복수의 전도성 필라(122)의 높이 제어가 용이하다.
도 24는 본 개시의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 24를 참조하면, 상부 패키지(20)는 연결 부재(186)에 의해 제2 재배선 구조체(150)와 연결될 수 있다. 제2 반도체 칩(180)은, 그 상면을 봉지재(185)로 덮어 상부 패키지(20)가 완성된 후, 제2 재배선 구조체(150) 상에 실장될 수 있다. 연결 부재(186)는 제2 반도체 칩(180)과 전기적으로 연결될 수 있다. 예를 들어, 연결 부재(186)는 패드(182)를 통해 제2 반도체 칩(180)과 전기적으로 연결될 수 있다. 또한, 연결 부재(186)는 제2 재배선 구조체(150)를 통해 제1 반도체 칩(130)과 전기적으로 연결될 수 있다. 연결 부재(186)는 연결 부재(170)와 동일한 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 소자 102 : 제1 캐리어
104 : 릴리즈 필름 110 : 제1 재배선 구조체
112 : 층간 절연층 114 : 배선 패턴
122 : 전도성 필라 123 : 잔류물
130 : 제1 반도체 칩 140, 142 : 봉지재
150 : 제1 재배선 구조체 170 : 연결 부재
180 : 제2 반도체 칩

Claims (20)

  1. 제1 재배선 구조체;
    상기 제1 재배선 구조체 상에 배치되는 제1 반도체 칩;
    상기 제1 재배선 구조체 상에서 상기 제1 반도체 칩에 인접하게 배치되는 복수의 전도성 필라;
    상기 제1 재배선 구조체의 상면, 상기 제1 반도체 칩 및 상기 복수의 전도성 필라의 측면을 덮으며, 상기 복수의 전도성 필라의 상면을 노출시키는 트렌치를 포함하는 봉지재; 및
    상기 봉지재 상에 배치되어 상기 복수의 전도성 필라와 연결되는 제2 재배선 구조체를 포함하며,
    상기 제2 재배선 구조체는 상기 트렌치를 채우며, 배선 패턴 및 상기 배선 패턴과 상기 복수의 전도성 필라를 연결하는 연결 비아를 포함하며,
    상기 트렌치의 내측면은 상기 전도성 필라의 측면과 동일한 평면을 이루는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 재배선 구조체의 상면으로부터 상기 복수의 전도성 필라의 상면까지의 높이는 상기 제1 재배선 구조체의 상면으로부터 상기 제1 반도체 칩의 상면까지의 높이보다 낮은 반도체 패키지.
  3. 제1항에 있어서,
    상기 복수의 전도성 필라 중 적어도 하나는 상면이 오목한 반도체 패키지.
  4. 제1항에 있어서,
    상기 복수의 전도성 필라 중 적어도 하나는 상면이 볼록한 반도체 패키지.
  5. 제1항에 있어서,
    상기 제2 재배선 구조체 상에 상기 복수의 전도성 필라와 연결되는 제2 반도체 칩을 더 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 배선 패턴 및 상기 연결 비아의 측면 및 하면을 감싸는 배리어층을 더 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 연결 비아의 하면의 폭은 상기 복수의 전도성 필라의 폭과 동일한 반도체 패키지.
  8. 제7항에 있어서,
    상기 연결 비아의 상면의 폭은 상기 복수의 전도성 필라의 폭보다 큰 반도체 패키지.
  9. 제1항에 있어서,
    상기 트렌치의 폭과 상기 전도성 필라의 폭은 실질적으로 동일하게 형성되는 반도체 패키지.
  10. 제1항에 있어서,
    상기 트렌치의 내측면은 실질적으로 수직인 반도체 패키지.
  11. 제1 재배선 구조체;
    상기 제1 재배선 구조체 상에 배치되는 제1 반도체 칩;
    상기 제1 재배선 구조체 상에서 상기 제1 반도체 칩에 인접하게 배치되는 복수의 전도성 필라;
    상기 제1 재배선 구조체의 상면, 상기 제1 반도체 칩 및 상기 복수의 전도성 필라의 측면을 덮으며, 상기 복수의 전도성 필라의 상면을 노출시키는 트렌치를 포함하는 봉지재; 및
    상기 봉지재 상에 배치되어 상기 복수의 전도성 필라와 연결되는 제2 재배선 구조체를 포함하며,
    상기 제2 재배선 구조체는 상기 트렌치를 채우며, 배선 패턴 및 상기 배선 패턴과 상기 복수의 전도성 필라를 연결하는 연결 비아를 포함하며,
    상기 트렌치의 내측면은 상기 전도성 필라의 측면과 동일한 평면을 이루며
    상기 연결 비아의 하면의 폭은 상기 복수의 전도성 필라의 폭보다 작은 반도체 패키지.
  12. 제11항에 있어서,
    상기 연결 비아의 상면의 폭은 상기 복수의 전도성 필라의 폭보다 작은 반도체 패키지.
  13. 제11항에 있어서,
    상기 트렌치의 내측면과 상기 연결 비아 사이에 층간 절연층을 더 포함하는 반도체 패키지.
  14. 제11항에 있어서,
    상기 배선 패턴 및 상기 연결 비아의 측면 및 하면을 감싸는 배리어층을 더 포함하는 반도체 패키지.
  15. 제11항에 있어서,
    상기 제2 재배선 구조체 상에 상기 복수의 전도성 필라와 연결되는 제2 반도체 칩을 더 포함하는 반도체 패키지.
  16. 제1 캐리어 상에 제1 재배선 구조체를 형성하는 단계;
    상기 제1 재배선 구조체 상에 복수의 전도성 필라를 형성하는 단계;
    상기 제1 재배선 구조체 상에 상기 복수의 전도성 필라와 인접하게 제1 반도체 칩을 실장하는 단계;
    상기 제1 재배선 구조체의 상면, 상기 복수의 전도성 필라 및 상기 제1 반도체 칩을 덮는 봉지재를 형성하는 단계;
    상기 제1 반도체 칩의 상면이 노출되도록 상기 복수의 전도성 필라 및 상기 봉지재를 그라인딩하는 단계;
    상기 그라인딩 공정에서 발생하는 잔류물을 제거하는 단계; 및
    상기 제1 반도체 칩 및 상기 봉지재의 상부에 상기 복수의 전도성 필라와 연결되는 제2 재배선 구조체를 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  17. 제16항에 있어서,
    상기 잔류물을 제거하는 단계에서 상기 복수의 전도성 필라의 상면은 상기 봉지재의 상면보다 낮은 레벨에 위치하도록 트렌치가 형성되며,
    상기 트렌치의 내측면은 상기 전도성 필라의 측면과 동일한 평면을 이루는 반도체 패키지 제조 방법.
  18. 제16항에 있어서,
    상기 복수의 전도성 필라를 형성하는 단계에서,
    상기 복수의 전도성 필라는 상부에 희생층을 더 포함하는 반도체 패키지 제조 방법.
  19. 제18항에 있어서,
    상기 봉지재를 그라인딩하는 단계 및 상기 잔류물을 제거하는 단계에서,
    상기 희생층이 제거되며, 상기 복수의 전도성 필라는 식각되지 않는 반도체 패키지 제조 방법.
  20. 제18항에 있어서,
    상기 희생층은 Ni, Au 또는 이들의 조합을 포함하는 반도체 패키지 제조 방법.
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