KR20080041043A - 관통전극을 구비한 반도체 소자 및 그 형성방법 - Google Patents

관통전극을 구비한 반도체 소자 및 그 형성방법 Download PDF

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Abstract

본 발명은 관통전극을 구비한 반도체 소자 및 그 형성방법에 관한 것으로, 본 발명의 형성방법은 먼저 절연막이 형성된 활성면과 그 반대면인 비활성면을 가지며, 상기 절연막 상에 패드를 갖는 웨이퍼를 제공한다. 상기 절연막 내에 제1 홀을 형성한다. 상기 제1 홀의 내벽에 제1 홀 절연막을 형성한다. 상기 제1 홀로부터 연장되며 상기 웨이퍼 내에 제2 홀을 형성한다. 상기 제1 및 제2 홀의 내벽에 제2 홀 절연막을 형성한다. 이에 의하면, 관통전극 홀을 제1 홀과 제2 홀로 구성하고, 제2 홀의 형성시 실리콘 파편들이 제1 홀의 내벽에 형성된 제1 홀 절연막에 의해 패드 등 기타 전도체에 접촉할 수 없게 된다.
반도체, 관통전극, 실리콘 스플레시, 레이저 드릴링

Description

관통전극을 구비한 반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE HAVING THROUGH VIA AND METHOD FOR MANUFACTURING THE SAME}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 칩의 관통전극 형성방법을 나타내는 단면도.
도 2a 내지 2f는 본 발명의 제1 실시예에 따른 반도체 칩의 관통전극의 형성방법을 나타내는 공정별 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 칩이 다수개 적층된 멀티 칩 패키지를 도시한 단면도.
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 반도체 칩의 관통전극 형성방법을 나타내는 공정별 단면도.
도 5는 본 발명의 제2 실시예에 따른 반도체 칩이 다수개 적층된 멀티 칩 패키지를 도시한 단면도.
도 6a 내지 도 6d는 본 발명의 제3 실시예에 따른 반도체 칩의 관통전극 형성방법을 나타내는 공정별 단면도.
도 7은 본 발명의 제3 실시예에 따른 반도체 칩이 다수개 적층된 멀티 칩 패키지를 도시한 단면도.
도 8a 및 도 8b는 본 발명의 제4 실시예에 따른 반도체 칩의 관통전극 형성 방법을 나타내는 공정별 단면도.
도 9는 본 발명의 제4 실시예에 따른 반도체 칩이 다수개 적층된 멀티 칩 패키지를 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
90; 기판 95; 외부접속단자
100; 반도체 칩 110; 웨이퍼
130; 절연막 150; 패드
170; 보호막 190; 제1 홀
191; 제1 홀의 내벽 200; 제2 홀
201; 제2 홀의 내벽 210; 제1 홀 절연막
220; 제2 홀 절연막 230; 기저막
250; 관통전극 260; 접속단자
300; 관통전극 홀 1000; 멀티 칩 패키지
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 보다 구체적으로는 전기적 쇼트 발생이 없는 관통전극을 구비한 반도체 소자 및 그 형성방법에 관한 것이다.
최근의 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화 되 어가고 있고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이러한 것을 가능하게 하는 중요한 기술 중의 하나가 바로 반도체 패키지 조립 기술이다. 이러한 최근의 추세에 대응하기 위하여 반도체 칩을 3차원적으로 적층시키는 3D 패키징 기술 개발이 활발하게 이루어지고 있다. 그 중에서 특히 관통전극을 이용하여 반도체 칩들을 전기적으로 연결하는 적층기술은 전자제품의 고성능 및 소형화 구현에 유리한 기술로 주목받고 있다.
적층되는 반도체 칩들 사이의 전긱적 연결을 위해 필요한 관통전극은 각 반도체 칩의 스크라이브 레인(scribe lane)에 형성되고, 칩 입출력 패드(Chip I/O pad)와 관통전극과의 연결은 재배선을 통해 이루어지는 것이 일반적이다. 이러한 방법을 이용하기 위해서는 스크라이브 레인의 크기가 관통전극을 형성할 수 있을 정도고 충분히 커야한다는 제약이 있다. 그렇지만, 매 웨이퍼당 반도체 칩 수를 늘리기 위해서 또한 쏘잉(sawing) 기술이 발전함에 따라 스크라이브 레인 크기를 줄이고 있어 스크라이브 레인에 관통전극을 형성하는 것이 점점 어려워지고 있다. 특히, 칩 입출력 패드가 칩 중앙부에 위치할 경우 관통전극을 스크라이브 레인에 형성하기가 곤란해지고 있다. 이러한 문제를 해결하기 위해 이하에서와 같은 반도체 칩의 관통전극 형성방법이 제안된 바 있었다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 칩의 관통전극 형성방법을 나타내는 단면도들이다.
도 1a를 참조하면, 반도체 칩(10)은 실리콘과 같은 반도체 원소로 구성된 웨이퍼(11)를 포함한다. 웨이퍼(11)의 상면(11a)에는 절연막(13)이 층착되고, 절연 막(13) 상에는 칩 입출력 패드(15)가 형성된다. 절연막(13) 내부에는 회로패턴들이 형성된다. 절연막(13) 상에는 보호막(17)이 형성되어 있어 패드(15)의 일부 및 회로패턴들을 외부 환경으로부터 보호한다. 관통전극을 형성하기 위해 홀(19)을 형성한다. 홀(19)은 웨이퍼(11)의 상면(11a) 아래로 소정 깊이까지 형성된다.
도 1b를 참조하면, 홀(19)의 내벽(19a)에 홀 절연막(21)을 형성한다. 홀 절연막(21)이 형성되면 홀(19)을 전도체로 채워넣어 전극(25)을 형성한다. 전극(25) 형성 이전에 기저막(23)을 형성한다. 기저막(23)은 배리어 및/또는 씨드막을 포함할 수 있다.
도 1c를 참조하면, 웨이퍼(11)의 하부 일부를 제거하여 전극(25)의 하단부(25b)가 웨이퍼(11)의 하면(11b)으로부터 돌출되도록 한다. 상기와 같은 일련의 공정을 진행하게 되면 웨이퍼(11)를 상하로 관통하는 전극(25), 즉 관통전극(25)이 구비된 반도체 칩(10)이 구현된다.
상술한 종래의 관통전극 형성방법에 있어서 다음과 같은 문제점이 있었다.
도 1d를 참조하면, 종래에는 웨이퍼(11)를 일정부분 제거하여 홀(19)을 형성하는 경우 웨이퍼(11)를 구성하는 실리콘의 파편(ebirs)이 홀(19)을 측벽(19a)을 타고 올라와 패드(15) 부분까지 전진하는 현상이 있었다. 이에 따라, 웨이퍼(11)의 상면(11a)으로부터 연장되며 홀(19)의 측벽(19a)을 따라 실리콘 파편들로 구성된 막(12)이 형성된다. 이러한 막(12)은 패드(15) 부분까지 형성되어 패드(15)와 접촉하게 된다. 그 결과, 홀(19)의 측벽(19a)에 홀 절연막(21)을 형성한다 할지라도 웨이퍼(11)과 패드(15)가 전기적으로 연결되어 쇼트를 일으키는 이른바 실리콘 스플 레시(Si splash)에 의한 전기적 쇼트(electrical shortage) 현상이 발생하는 문제점이 있었다.
본 발명은 상술한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 관통전극 홀에서 발생하는 전기적 쇼트 현상을 방지할 수 있는 관통전극을 구비한 반도체 소자 및 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 칩의 관통전극 홀은 1차 홀 및 1차 절연막 코팅과 2차 홀 및 2차 절연막 코팅에 의해 형성됨으로써 2차 절연막에 의해 웨이퍼 구성물질과 패드와의 전기적 연결이 원천적으로 방지되는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자의 형성방법은, 절연막이 형성된 활성면과 그 반대면인 비활성면을 가지며, 상기 절연막 상에 패드를 갖는 웨이퍼를 제공하는 단계와; 상기 절연막 내에 제1 홀을 형성하는 단계와; 상기 제1 홀의 내벽에 제1 홀 절연막을 형성하는 단계와; 상기 제1 홀로부터 연장되며 상기 웨이퍼 내에 제2 홀을 형성하는 단계와; 상기 제2 홀의 내벽에 제2 홀 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 실시예의 방법에 있어서, 상기 제1 홀을 형성하는 단계는, 상기 제1 홀의 하단부가 상기 웨이퍼의 활성면에 미치지 아니하도록 상기 절연막을 일부 제거하는 단계를 포함한다.
본 실시예의 방법에 있어서, 상기 제1 홀을 형성하는 단계는, 상기 제1 홀이 상기 패드를 관통하도록 상기 패드를 일부 제거하는 단계를 포함한다.
본 실시예의 방법에 있어서, 상기 제1 홀 절연막을 형성하는 단계는, 상기 제1 홀 절연막이 상기 패드의 일부를 피복하는 단계를 포함한다.
본 실시예의 방법에 있어서, 상기 제2 홀을 형성하는 단계는, 상기 제1 홀 형성시 제거되지 않은 상기 절연막을 제거하고, 이와 동시에 상기 웨이퍼의 상기 활성면과 비활성면 사이를 일부 제거하는 단계를 포함한다.
본 실시예의 방법에 있어서, 상기 제1 홀 형성시 제거되지 않은 상기 절연막을 제거하는 단계는, 상기 제1 홀의 하부벽의 일부가 잔류하도록 상기 절연막의 일부를 제거하는 단계를 포함한다.
본 실시예의 방법에 있어서, 상기 제1 홀 형성시 제거되지 않은 상기 절연막을 제거하는 단계는, 상기 제1 홀의 하부벽이 잔류되지 않도록 상기 절연막을 제거하는 단계를 포함한다.
본 실시예의 방법에 있어서, 상기 제2 홀 절연막을 형성하는 단계는, 상기 제2 홀 절연막을 상기 제1 홀 절연막 상에 형성하고, 이와 동시에 상기 제2 홀의 측벽 및 하부벽에 형성하는 단계를 포함한다.
본 실시예의 방법에 있어서, 상기 제1 홀 및 제2 홀을 전도체로 채워넣어 관통전극을 형성하는 단계와; 상기 웨이퍼의 비활성면을 일부 제거하여 상기 관통전극의 일부를 노출시키는 단계를 더 포함한다.
본 실시예의 방법에 있어서, 상기 관통전극의 일부를 노출시키는 단계는, 상 기 관통전극의 하단부가 노출되지 않도록 상기 웨이퍼 중에서 상기 비활성면과 활성면 사이를 제거하는 단계와; 상기 관통전극의 하단부가 돌출되도록 상기 웨이퍼를 일부 제거하는 단계를 포함한다.
본 실시예의 방법에 있어서, 상기 관통전극의 일부를 노출시키는 단계는, 상기 관통전극의 하단부가 일부 제거되도록 상기 웨이퍼 중에서 상기 비활성면과 활성면 사이를 제거하는 단계를 포함한다.
본 실시예의 방법에 있어서, 상기 관통전극의 일부를 노출시키는 단계 이후에, 상기 관통전극의 하단부에 접속단자를 부착시키는 단계를 더 포함한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자는, 절연막이 형성된 활성면과 그 반대면인 비활성면을 가지며 상기 절연막 상에 패드와 상기 패드의 일부를 덮는 보호막을 갖고, 상기 절연막 내에 형성된 제1 홀과 상기 제1 홀로부터 연장되며 상기 웨이퍼 내에 형성된 제2 홀을 포함하는 상기 웨이퍼를 상하 관통하는 관통전극 홀을 갖는 기판과; 상기 관통전극 홀의 내벽에 형성되고, 상기 제1 홀의 내벽에는 2중 절연막 구조를 가지며 상기 제2 홀 내벽에는 단일 절연막 구조를 가지는 홀 절연막과; 상기 관통전극 홀에 형성된 관통전극을 포함하는 것을 특징으로 한다.
본 실시예의 소자에 있어서, 상기 제1 홀은 그 하단부가 상기 활성면에 미치지 아니한다.
본 실시예의 소자에 있어서, 상기 제1 홀은 제1 측벽과 하부벽을 포함하고, 상기 제2 홀은 상기 하부벽으로부터 연장된 제2 측벽을 포함한다. 상기 홀 절연막 은 제1 홀 절연막과 제2 홀 절연막을 포함하고, 상기 제1 홀 절연막은 상기 제1 측벽과 하부벽에 형성되고, 상기 제2 홀 절연막은 상기 제1 측벽과 하부벽 및 제2 측벽에 형성된다.
본 실시예의 소자에 있어서, 상기 제1 홀은 제1 측벽을 포함하고, 상기 제2 홀은 상기 제1 측벽으로부터 연장된 제2 측벽을 포함한다. 상기 홀 절연막은 제1 홀 절연막과 제2 홀 절연막을 포함하고, 상기 제1 홀 절연막은 상기 제1 측벽에 형성되고, 상기 제2 홀 절연막은 상기 제1 측벽 및 제2 측벽에 형성된다.
본 실시예의 소자에 있어서, 상기 제1 홀은 제1 폭을 가지며, 상기 제2 홀은 상기 제1 폭과 동일하거나 작은 제2 폭을 가진다. 상기 관통전극은 상기 활성면으로부터 돌출되고 상기 패드를 관통하는 상단부와, 상기 비활성면을 통해 노출된 하단부를 포함한다.
본 실시예의 소자에 있어서, 상기 관통전극의 하단부는 상기 비활성면으로부터 돌출된다.
본 실시예의 소자에 있어서, 상기 비활성면에 부착되어 상기 관통전극의 하단부와 전기적으로 연결되는 접속단자를 더 포함한다.
본 실시예의 소자에 있어서, 상기 홀 절연막과 관통전극 사이에 기저층을 더 포함한다.
본 실시예의 소자에 있어서, 상기 홀 절연막은 상기 보호막에 의해 덮히지 아니한 패드의 일부를 덮는다.
본 발명에 의하면, 관통전극 홀을 제1 홀과 제2 홀로 구성하고, 제2 홀의 형 성시 실리콘 파편들이 제1 홀의 내벽에 형성된 제1 홀 절연막에 의해 패드 등 기타 전도체에 접촉할 수 없게 됨으로써 이른바 실리콘 스플레시에 의한 전기적 쇼트 현상이 발생할 여지가 없어지게 된다.
이하, 본 발명에 따른 관통전극을 구비한 반도체 소자 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(제1 실시예)
도 2a 내지 2f는 본 발명의 제1 실시예에 따른 반도체 소자의 형성방법을 나타내는 공정별 단면도이다.
도 2a를 참조하면, 반도체 칩(100)을 준비한다. 반도체 칩(100)은 활성면(110a)과 비활성면(110b)을 가지는 실리콘과 같은 반도체 원소로 구성된 기판인 웨이퍼(110)가 포함한다. 웨이퍼(110)의 활성면(110a)에는 절연막(130)이 증착되어 있고, 절연막(130) 내에는 회로패턴이 형성되어 있다. 절연막(130) 상에는 칩 입출력 패드(150)가 마련되어 있다. 패드(150)는 반도체 칩(100)의 센터에 형성되어 있을 수 있고, 또는 에지에 형성되어 있을 수 있다. 절연막(130) 상에는 패드(150)의 일부를 덮는 절연체로 구성된 보호막(170)이 형성되어 있다. 보호막(170)은 패드(150)의 일부분과 절연막(130) 내에 형성되어 있는 회로패턴을 외부의 환경으로부터 보호한다.
반도체 칩(100)이 준비되면 패드(150)의 일부, 가령 중심부를 관통하는 제1 폭(W1)을 갖는 제1 홀(190)을 형성한다. 제1 홀(190)의 형성은 주지된 방법, 가령 레이저 드릴링(laser drilling) 방법을 이용하거나 기타 플라즈마 에칭과 같은 에칭 방법을 이용할 수 있다. 레이저 드릴링 방법을 이용하는 것이 플라즈마 에칭 방법에서와 같은 마스크 제작이나 포토 공정 등이 필요없고, 제1 홀(190)의 깊이나 폭(W1)을 비교적 용이하게 설정할 수 있어 바람직하다고 볼 수 있다. 제1 홀(190) 형성시 그 하부벽(190b)이 웨이퍼(110)의 활성면(110a)에 미치치 않도록 한다. 레이저 드릴링 방법을 이용할 경우 레이저의 펄스 내지는 강도를 적절히 조절함으로써 제1 홀(190)의 하부벽(190b)이 웨이퍼(110)의 활성면(110a)에 도달하지 않도록 한다.
도 2b를 참조하면, 제1 홀(190)의 내벽(191), 즉 측벽(190a) 및 하부벽(190b)에 제1 홀 절연막(210)을 형성한다. 제1 홀 절연막(210)은 화학기상증착(CVD)을 이용하여 실리콘옥사이드(SiOx)나 실리콘나이트라이드(SiNx)로 형성하거나, 또는 스핀 코팅이나 승화법을 이용하여 폴리머로 형성할 수 있는 등 주지된 방법을 이용하여 절연체로 형성한다. 제1 홀 절연막(210) 형성시 선단부(211)가 보호막(170)까지 이어지도록 하여 패드(150)가 보호막(170) 및 제1 홀 절연막(210)에 의해 피복되어 외부로 노출되지 않도록 하는 것이 바람직하다. 패드(150)가 외부로 노출되어 있으면 후술하는 제2 홀 형성시 웨이퍼(110)을 구성하는 물질(예; 실리콘)과의 접촉이 일어나 전기적 쇼트를 일으키기 때문이다.
도 2c를 참조하면, 제1 홀(190) 내에서 제2 폭(W2)을 가지며, 내벽(201) 즉 측벽(200a)과 하부벽(200b)를 갖는 제2 홀(200)을 형성한다. 제2 홀(200)은 웨이퍼(110)의 활성면(110a) 이하로 소정 깊이까지 형성하는데, 그 하부벽(200b)이 웨이퍼(110)의 비활성면(110b)에 미치지 아니하도록 형성할 수 있다. 제2 홀(200) 형성시 절연막(130) 중 제1 홀(190) 형성시 제거되지 않은 부분이 제거되는데, 제1 홀(190)의 하부벽(190b)이 일부분 잔류하도록 형성할 수 있다. 따라서, 제2 홀(200)의 측벽(200a)은 제1 홀(190)의 하부벽(190b)으로부터 연장되고, 제2 폭(W2)은 제1 폭(W1)에 비해 작아질 것이다. 제2 홀(200)의 형성은 제1 홀(190)과 마찬가지로 주지된 방법 중에서 그 폭(W2)과 깊이를 적절히 조절할 수 있는 레이저 드릴링 방법을 이용하는 것이 바람직하다. 제2 홀(200) 형성은 웨이퍼(110)을 선택적으로 제거하는 것이므로 웨이퍼(110)을 구성하는 물질(예; 실리콘)이 제2 홀(200)의 측벽(200a)을 타고 올라와 웨이퍼(110)의 활성면(110a) 위로 전진할 수 있다. 그렇지만, 웨이퍼(110)의 활성면(110a) 위로는 제1 홀 절연막(210)이 형성되어 있기 때문에 패드(150)와는 전기적으로 연결되지 아니한다.
도 2d를 참조하면, 제2 홀(200)의 내벽(201), 즉 측벽(200a)과 하부벽(200b) 상에 제2 홀 절연막(220)을 형성한다. 이때, 제2 절연막(220)이 제1 홀 절연 막(210) 상에도 형성되게 한다. 따라서, 제1 홀(190)에는 제1 홀 절연막(210)과 제2 홀 절연막(220)으로 구성된 제1 두께(D1)를 갖는 2중 절연막 구조가 형성되고, 제2 홀(200)에는 제2 홀 절연막(220)으로 구성된 제1 두께(D1)에 비해 얇은 제2 두께(D2)를 갖는 단일 절연막 구조가 형성된다. 이로써, 제1 두께(D1)의 2중 절연막(210,220) 구조를 가지며 제1 폭(W1)의 제1 홀(190)과, 제2 두께(D2)의 단일 절연막(220) 구조를 가지며 제2 폭(W2)의 제2 홀(200)로 구성되는 관통전극 홀(300)이 구현된다.
도 2e를 참조하면, 관통전극 홀(300) 내에 전도체를 채워넣어 관통전극(250)을 형성한다. 관통전극(250) 형성 이전에 기저막(230)을 더 형성할 수 있다. 기저막(230)은 배리어 및/또는 씨드막을 포함할 수 있다. 관통전극(250)은 주지된 도금 공정을 이용하여 형성할 수 있다. 관통전극(250)은 그 상단부(250a)가 패드(150)를 덮을 수 있도록 형성한다. 관통전극(250)은 패드(150)와 접촉하고, 이에 따라 절연막(130) 내에 형성된 회로패턴과 전기적으로 연결된다. 관통전극(250)의 상단부(250a)는 반도체 칩(100)의 상부에 적층되는 별개의 반도체 칩에 형성되는 가령 관통전극의 하단부와 연결된다. 관통전극(250)의 하단부(250b)는 반도체 칩(100)의 하부에 적층되는 별개의 반도체 칩에 형성되는 가령 관통전극의 상단부와 연결된다. 따라서, 관통전극(250)의 하단부(250b)는 기판(110)으로부터 돌출되어야 하는데 이하의 공정에 의해 구현된다.
도 2f를 참조하면, 관통전극(250)의 하단부(250b)가 노출되지 않을 정도로 웨이퍼(110)의 비활성면(110b)에서부터 제1 면(110c)까지 예를 들어 주지된 백 랩(back lap) 공정을 진행하여 웨이퍼(110)의 일부를 제거한다. 그리고, 관통전극(250)의 하단부(250b)가 돌출되도록 제1 면(110c)에서부터 제2 면(110d)까지 가령 에칭 공정을 진행하여 웨이퍼(110)을 선택적으로 제거한다. 이에 따라, 관통전극(250)의 하단부(250b)가 제2 면(110d)으로부터 돌출된다. 여기서, 제1 면(110c) 및 제2 면(110d)은 웨이퍼(110)의 비활성면이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자가 다수개 적층된 멀티 칩 패키지를 도시한 단면도이다.
도 3을 참조하면, 기판(90)의 상면(90a)에는 다수개의 반도체 칩(100,100',100")이 적층된다. 기판(90)의 하면(90b)에는 솔더볼과 같은 다수개의 외부접속단자(95)가 더 부착될 수 있다. 최상층 반도체 칩(100)의 관통전극(250a)의 하단부(250b)는 중간층 반도체 칩(100')의 관통전극(250')의 상단부(250a')와 전기적으로 연결된다. 중간층 반도체 칩(100')의 관통전극(250')의 하단부(250b')는 최하층 반도체 칩(100")의 관통전극(250")의 상단부(250a")와 전기적으로 연결된다. 최하층 반도체 칩(100")의 관통전극(250")의 하단부(250b")는 기판(90)과 전기적으로 연결된다. 따라서, 반도체 칩들(100-100") 상호간 및 반도체 칩들(100-100")과 기판(90)이 전기적으로 연결된 멀티 칩 패키지(1000)가 구현된다.
최상층 반도체 칩(100)에서 패드(150) 및 관통전극(250)은 웨이퍼(110)의 에지(A)에 형성되어 있지만, 이와 다르게 웨이퍼(110)의 센터(B)에 형성되어 있을 수 있다. 중간층 반도체 칩(100') 및 최하층 반도체 칩(100")에서도 이와 마찬가지이다.
반도체 칩들(100-100")의 적층은 칩 레벨에서 이루어질 수 있고, 이와 다르게 웨이퍼 레벨에서 이루어질 수 있다. 구체적으로, 웨이퍼 레벨에서 반도체 칩들(100-100")을 형성한 후 개개의 반도체 칩들(100-100")로 분리하고, 분리된 반도체 칩들(100-100")을 칩 레벨에서 적층할 수 있다. 이와 다르게, 웨이퍼 레벨에서 반도체 칩들(100-100")을 형성 및 적층하고, 적층된 반도체 칩들(100-100")을 개개의 패지지로 분리할 수 있다.
(제2 실시예)
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 반도체 소자의 형성방법을 나타내는 공정별 단면도들이고, 도 5는 본 발명의 제2 실시예에 따른 반도체 소자가 다수개 적층된 멀티 칩 패키지를 도시한 단면도이다. 본 제2 실시예는 상술한 제1 실시예와 대동소이하므로 이하에선 상이한 점을 중심으로 설명하며 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 4a를 참조하면, 본 제2 실시예의 반도체 칩의 관통전극 형성방법은 먼저 상술한 도 2a 내지 도 2e에서 설명한 바와 같은 일련의 공정을 진행하여 관통전극(250)을 형성한다. 이후에, 예를 들어 백 랩 공정을 이용하여 기판(110)의 비활성면(110b)으로부터 제거면(110e)까지 기판(110) 하단부를 제거한다. 이때, 관통전극(250)도 일부 제거되어 하단부(250b)가 제거면(110e)을 통해 노출된다. 여기서, 제거면(110e)은 웨이퍼(110)의 비활성면이다. 상술한 제1 실시예에 비해 기판(110)의 하단부를 제거하는 과정을 2회(예: 백 랩 공정과 에칭 공정)에서 1회(예; 백 랩 공정)로 줄일 수 있다.
도 4b를 참조하면, 제거면(110e)을 통해 노출된 관통전극(250)의 하단부(250b)에 솔더 범프와 같은 접속단자(260)를 부착시킨다. 접속단자(160)가 반도체 칩(100)의 하부에 적층되는 별개의 반도체 칩의 관통전극 상단부와 전기적으로 연결된다.
도 5를 참조하면, 기판(90)의 상면(90a)에는 다수개의 반도체 칩(100,100',100")이 적층되고, 기판(90)의 하면(90b)에는 솔더볼과 같은 다수개의 외부접속단자(95)가 배치된다. 최상층 반도체 칩(100)의 접속단자(250b)는 중간층 반도체 칩(100')의 관통전극(250')의 상단부(250a')와 전기적으로 연결된다. 중간층 반도체 칩(100')의 접속단자(250b')는 최하층 반도체 칩(100")의 관통전극(250")의 상단부(250a")와 전기적으로 연결된다. 최하층 반도체 칩(100")의 관통전극(250")의 접속단자(250b")는 기판(90)과 전기적으로 연결된다. 따라서, 반도체 칩들(100-100") 상호간 및 반도체 칩들(100-100")과 기판(90)이 전기적으로 연결된 멀티 칩 패키지(1000)가 구현된다.
(제3 실시예)
도 6a 내지 도 6d는 본 발명의 제3 실시예에 따른 반도체 소자의 형성방법을 나타내는 공정별 단면도들이다.
도 6a를 참조하면, 먼저 상술한 도 2a 및 도 2b에서와 같은 일련의 공정을 진행하여 제1 폭(W1)을 갖는 제1 홀(190)을 형성하고, 제1 홀(190)의 내벽(191) 즉 측벽(190a)과 하부벽(190b)에 제1 홀 절연막(210)을 형성한다. 다음으로, 제1 홀(190) 내에서 내벽(201), 즉 측벽(200a)과 하부벽(200b)을 가지며 제2 폭(W2)을 갖는 제2 홀(200)을 형성한다. 제2 홀(200)은 웨이퍼(110)의 활성면(110a) 이하로 소정 깊이까지 형성하는데, 그 하부벽(200b)이 웨이퍼(110)의 비활성면(110b)에 미치지 아니하도록 형성할 수 있다. 제2 홀(200) 형성시 제1 홀(190)의 하부벽(190b)이 제거되도록 형성할 수 있다. 따라서, 제2 홀(200)의 측벽(200a)은 거의 제1 홀(190)의 측벽(190a)으로부터 연장되고, 제2 폭(W2)은 제1 폭(W1)과 거의 동일할 것이다.
제1 홀 절연막(210)은 화학기상증착(CVD)을 이용하여 실리콘옥사이드(SiOx)나 실리콘나이트라이드(SiNx)로 형성하거나, 또는 스핀 코팅이나 승화법을 이용하여 폴리머로 형성할 수 있는 등 주지된 방법을 이용하여 절연체로 형성한다. 제1 홀(190)과 제2 홀(200)은 에칭 방법으로 형성할 수 있고, 또는 바람직하게는 레이저 드릴링 방법으로 형성할 수 있다.
도 6b를 참조하면, 제2 홀(200)의 내벽(201), 즉 측벽(200a)과 하부벽(200b) 상에 제2 홀 절연막(220)을 형성한다. 제2 홀 절연막(220)은 제1 홀 절연막(210)과 유사하게 화학기상증착(CVD)을 이용하여 실리콘옥사이드(SiOx)나 실리콘나이트라이드(SiNx)로 형성하거나, 또는 스핀 코팅이나 승화법을 이용하여 폴리머로 형성할 수 있는 등 주지된 방법을 이용하여 절연체로 형성한다. 이때, 제2 절연막(220)이 제1 홀 절연막(210) 상에도 형성되게 한다. 따라서, 제1 홀(190)에는 제1 홀 절연막(210)과 제2 홀 절연막(220)으로 구성된 제1 두께(D1)를 갖는 2중 절연막 구조가 형성되고, 제2 홀(200)에는 제2 홀 절연막(220)으로 구성된 제1 두께(D1)에 비해 얇은 제2 두께(D2)를 갖는 단일 절연막 구조가 형성된다. 이로써, 제1 두께(D1)의 2중 절연막(210,220) 구조를 가지며 제1 폭(W1)의 제1 홀(190)과, 제2 두께(D2)의 단일 절연막(220) 구조를 가지며 제2 폭(W2)의 제2 홀(200)로 구성되는 관통전극 홀(300)이 구현된다.
도 6c를 참조하면, 관통전극 홀(300) 내에 가령 주지된 도금 공정을 이용하여 전도체로써 관통전극(250)을 형성한다. 관통전극(250) 형성 이전에 배리어 및/또는 씨드막을 포함하는 기저막(230)을 더 형성할 수 있다. 관통전극(250)은 그 상단부(250a)가 패드(150)를 덮을 수 있도록 형성한다. 관통전극(250)의 상단부(250a)는 반도체 칩(100)의 상부에 적층되는 별개의 반도체 칩에 형성되는 가령 관통전극의 하단부와 연결된다. 관통전극(250)의 하단부(250b)는 반도체 칩(100)의 하부에 적층되는 별개의 반도체 칩에 형성되는 가령 관통전극의 상단부와 연결된다. 관통전극(250)의 하단부(250b)는 이하의 공정에 의해 돌출된다.
도 6d를 참조하면, 관통전극(250)의 하단부(250b)가 노출되지 않을 정도로 웨이퍼(110)의 비활성면(110b)에서부터 제1 면(110c)까지 예를 들어 주지된 백 랩(back lap) 공정을 진행하여 웨이퍼(110)의 일부를 제거한다. 그리고, 관통전극(250)의 하단부(250b)가 돌출되도록 제1 면(110c)에서부터 제2 면(110d)까지 가령 에칭 공정을 진행하여 웨이퍼(110)을 선택적으로 제거한다. 이에 따라, 관통전극(250)의 하단부(250b)가 제2 면(110d)으로부터 돌출된다.
도 7은 본 발명의 제3 실시예에 따른 반도체 소자가 다수개 적층된 멀티 칩 패키지를 도시한 단면도이다.
도 7을 참조하면, 기판(90)의 상면(90a)에는 다수개의 반도체 칩(100,100',100")이 적층된다. 기판(90)의 하면(90b)에는 솔더볼과 같은 다수개의 외부접속단자(95)가 배치된다. 최상층 반도체 칩(100)의 관통전극(250a)의 하단부(250b)는 중간층 반도체 칩(100')의 관통전극(250')의 상단부(250a')와 전기적으로 연결된다. 중간층 반도체 칩(100')의 관통전극(250')의 하단부(250b')는 최하층 반도체 칩(100")의 관통전극(250")의 상단부(250a")와 전기적으로 연결된다. 최하층 반도체 칩(100")의 관통전극(250")의 하단부(250b")는 기판(90)과 전기적으로 연결된다. 따라서, 반도체 칩들(100-100") 상호간 및 반도체 칩들(100-100")과 기판(90)이 전기적으로 연결된 멀티 칩 패키지(1000)가 구현된다.
최상층 반도체 칩(100)에서 패드(150) 및 관통전극(250)은 웨이퍼(110)의 에지(A)에 형성되어 있지만, 이와 다르게 웨이퍼(110)의 센터(B)에 형성되어 있을 수 있다. 중간층 반도체 칩(100') 및 최하층 반도체 칩(100")에서도 이와 마찬가지이다.
반도체 칩들(100-100")의 적층은 칩 레벨에서 이루어질 수 있고, 이와 다르 게 웨이퍼 레벨에서 이루어질 수 있다. 구체적으로, 웨이퍼 레벨에서 반도체 칩들(100-100")을 형성한 후 개개의 반도체 칩들(100-100")로 분리하고, 분리된 반도체 칩들(100-100")을 칩 레벨에서 적층할 수 있다. 이와 다르게, 웨이퍼 레벨에서 반도체 칩들(100-100")을 형성 및 적층하고, 적층된 반도체 칩들(100-100")을 개개의 패지지로 분리할 수 있다.
(제4 실시예)
도 8a 및 도 8b는 본 발명의 제4 실시예에 따른 반도체 소자의 형성방법을 나타내는 공정별 단면도들이고, 도 9는 본 발명의 제4 실시예에 따른 반도체 소자가 다수개 적층된 멀티 칩 패키지를 도시한 단면도이다. 본 제4 실시예는 상술한 제3 실시예와 대동소이하므로 이하에선 상이한 점을 중심으로 설명하며 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 8a를 참조하면, 본 제4 실시예의 반도체 칩의 관통전극 형성방법은 먼저 상술한 도 6a 내지 도 6d에서 설명한 바와 같은 일련의 공정을 진행하여 관통전극(250)을 형성한다. 이후에, 예를 들어 백 랩 공정을 이용하여 기판(110)의 비활성면(110b)으로부터 제거면(110e)까지 기판(110) 하단부를 제거한다. 이때, 관통전극(250)도 일부 제거되어 하단부(250b)가 제거면(110e)을 통해 노출된다. 상술한 제3 실시예에 비해 기판(110)의 하단부를 제거하는 과정을 2회(예: 백 랩 공정과 에칭 공정)에서 1회(예; 백 랩 공정)로 줄일 수 있다.
도 8b를 참조하면, 제거면(110e)을 통해 노출된 관통전극(250)의 하단 부(250b)에 솔더 범프와 같은 접속단자(260)를 부착시킨다. 접속단자(160)가 반도체 칩(100)의 하부에 적층되는 별개의 반도체 칩의 관통전극 상단부와 전기적으로 연결된다.
도 9를 참조하면, 기판(90)의 상면(90a)에는 다수개의 반도체 칩(100,100',100")이 적층되고, 기판(90)의 하면(90b)에는 솔더볼과 같은 다수개의 외부접속단자(95)가 배치된다. 최상층 반도체 칩(100)의 접속단자(250b)는 중간층 반도체 칩(100')의 관통전극(250')의 상단부(250a')와 전기적으로 연결된다. 중간층 반도체 칩(100')의 접속단자(250b')는 최하층 반도체 칩(100")의 관통전극(250")의 상단부(250a")와 전기적으로 연결된다. 최하층 반도체 칩(100")의 관통전극(250")의 접속단자(250b")는 기판(90)과 전기적으로 연결된다. 따라서, 반도체 칩들(100-100") 상호간 및 반도체 칩들(100-100")과 기판(90)이 전기적으로 연결된 멀티 칩 패키지(1000)가 구현된다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의하면, 관통전극 홀을 제1 홀과 제2 홀로 구성하고, 제2 홀의 형성시 실리콘 파편들이 제1 홀의 내벽에 형성된 제1 홀 절연막에 의해 패드 등 기타 전도체에 접촉할 수 없게 된다. 이에 따라, 이른바 실리콘 스플레시에 의한 전기적 쇼트 현상이 발생할 여지가 없어져 전기적 특성이 향상된 반도체 칩을 구현할 수 있는 효과가 있다.

Claims (24)

  1. 절연막이 형성된 활성면과 그 반대면인 비활성면을 가지며, 상기 절연막 상에 패드를 갖는 웨이퍼를 제공하는 단계와;
    상기 절연막 내에 제1 홀을 형성하는 단계와;
    상기 제1 홀의 내벽에 제1 홀 절연막을 형성하는 단계와;
    상기 제1 홀로부터 연장되며 상기 웨이퍼 내에 제2 홀을 형성하는 단계와;
    상기 제2 홀의 내벽에 제2 홀 절연막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  2. 제1항에 있어서,
    상기 제1 홀을 형성하는 단계는,
    상기 제1 홀의 하단부가 상기 웨이퍼의 활성면에 미치지 아니하도록 상기 절연막을 일부 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  3. 제2항에 있어서,
    상기 제1 홀을 형성하는 단계는,
    상기 제1 홀이 상기 패드를 관통하도록 상기 패드를 일부 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  4. 제1항에 있어서,
    상기 제1 홀 절연막을 형성하는 단계는,
    상기 제1 홀 절연막이 상기 패드의 일부를 피복하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  5. 제2항에 있어서,
    상기 제2 홀을 형성하는 단계는,
    상기 제1 홀 형성시 제거되지 않은 상기 절연막을 제거하고, 이와 동시에 상기 웨이퍼의 상기 활성면과 비활성면 사이를 일부 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  6. 제5항에 있어서,
    상기 제1 홀 형성시 제거되지 않은 상기 절연막을 제거하는 단계는,
    상기 제1 홀의 하부벽의 일부가 잔류하도록 상기 절연막의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  7. 제5항에 있어서,
    상기 제1 홀 형성시 제거되지 않은 상기 절연막을 제거하는 단계는,
    상기 제1 홀의 하부벽이 잔류되지 않도록 상기 절연막을 제거하는 단계를 포 함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  8. 제1항에 있어서,
    상기 제2 홀 절연막을 형성하는 단계는,
    상기 제2 홀 절연막을 상기 제1 홀 절연막 상에 형성하고, 이와 동시에 상기 제2 홀의 측벽 및 하부벽에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  9. 제1항에 있어서,
    상기 제1 홀 및 제2 홀을 전도체로 채워넣어 관통전극을 형성하는 단계와;
    상기 웨이퍼의 비활성면을 일부 제거하여 상기 관통전극의 일부를 노출시키는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  10. 제9항에 있어서,
    상기 관통전극의 일부를 노출시키는 단계는:
    상기 관통전극의 하단부가 노출되지 않도록 상기 웨이퍼 중에서 상기 비활성면과 활성면 사이를 제거하는 단계와;
    상기 관통전극의 하단부가 돌출되도록 상기 웨이퍼를 일부 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  11. 제9항에 있어서,
    상기 관통전극의 일부를 노출시키는 단계는,
    상기 관통전극의 하단부가 일부 제거되도록 상기 웨이퍼 중에서 상기 비활성면과 활성면 사이를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  12. 제11항에 있어서,
    상기 관통전극의 일부를 노출시키는 단계 이후에,
    상기 관통전극의 하단부에 접속단자를 부착시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  13. 절연막이 형성된 활성면과 그 반대면인 비활성면을 가지며, 상기 절연막 상에 패드와 상기 패드의 일부를 덮는 보호막을 갖고, 상기 절연막 내에 형성된 제1 홀과 상기 제1 홀로부터 연장되며 상기 웨이퍼 내에 형성된 제2 홀을 포함하는 상기 웨이퍼를 상하 관통하는 관통전극 홀을 갖는 기판과;
    상기 관통전극 홀의 내벽에 형성되고, 상기 제1 홀의 내벽에는 다중 절연막 구조를 가지며 상기 제2 홀 내벽에는 단일 절연막 구조를 가지는 홀 절연막과;
    상기 관통전극 홀에 형성된 관통전극;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제13항에 있어서,
    상기 제1 홀은 그 하단부가 상기 활성면에 미치지 아니하는 것을 특징으로 하는 반도체 소자.
  15. 제14항에 있어서,
    상기 제1 홀은 제1 측벽과 하부벽을 포함하고, 상기 제2 홀은 상기 하부벽으로부터 연장된 제2 측벽을 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제15항에 있어서,
    상기 홀 절연막은 제1 홀 절연막과 제2 홀 절연막을 포함하고,
    상기 제1 홀 절연막은 상기 제1 측벽과 하부벽에 형성되고, 상기 제2 홀 절연막은 상기 제1 측벽과 하부벽 및 제2 측벽에 형성된 것을 특징으로 하는 반도체 소자.
  17. 제14항에 있어서,
    상기 제1 홀은 제1 측벽을 포함하고, 상기 제2 홀은 상기 제1 측벽으로부터 연장된 제2 측벽을 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제17항에 있어서,
    상기 홀 절연막은 제1 홀 절연막과 제2 홀 절연막을 포함하고,
    상기 제1 홀 절연막은 상기 제1 측벽에 형성되고, 상기 제2 홀 절연막은 상기 제1 측벽 및 제2 측벽에 형성된 것을 특징으로 하는 반도체 소자.
  19. 제13항에 있어서,
    상기 제1 홀은 제1 폭을 가지며, 상기 제2 홀은 상기 제1 폭과 동일하거나 작은 제2 폭을 가지는 것을 특징으로 하는 반도체 소자.
  20. 제13항에 있어서,
    상기 관통전극은 상기 활성면으로부터 돌출되고 상기 패드를 관통하는 상단부와, 상기 비활성면을 통해 노출된 하단부를 포함하는 것을 특징으로 하는 반도체 소자.
  21. 제20항에 있어서,
    상기 관통전극의 하단부는 상기 비활성면으로부터 돌출된 것을 특징으로 하는 반도체 소자.
  22. 제13항에 있어서,
    상기 비활성면에 부착되어 상기 관통전극의 하단부와 전기적으로 연결되는 접속단자를 더 포함하는 것을 특징으로 하는 반도체 소자.
  23. 제13항에 있어서,
    상기 홀 절연막과 관통전극 사이에 기저층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  24. 제13항에 있어서,
    상기 홀 절연막은 상기 보호막에 의해 덮히지 아니한 패드의 일부를 덮는 것을 특징으로 하는 반도체 소자.
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