KR101159723B1 - 반도체 소자의 콘택 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택 및 그 형성 방법에 관한 것으로, 특히 반도체 기판 상면에는 선폭이 작은 콘택을 형성하고, 반도체 기판 후면에는 선폭이 큰 콘택을 형성하여 범프 공정의 공정 마진을 유지하면서 반도체 기판 상면으로 구리 물질이 솟구치는 현상을 방지할 수 있는 기술에 관한 것이다.
본 발명은 반도체 기판 내에 구비된 제 1 콘택과, 제 1 콘택과 연결되며, 제 1 콘택보다 작은 선폭을 가지는 제 2 콘택을 포함하는 관통 실리콘 비아(Through Silicon Via)를 포함하는 반도체 소자의 콘택을 포함하는 것을 특징으로 한다.
본 발명은 반도체 기판 내에 구비된 제 1 콘택과, 제 1 콘택과 연결되며, 제 1 콘택보다 작은 선폭을 가지는 제 2 콘택을 포함하는 관통 실리콘 비아(Through Silicon Via)를 포함하는 반도체 소자의 콘택을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 콘택 및 그 형성 방법에 관한 것이다. 보다 상세하게는 관통 실리콘 비아(Through Silicon Via)를 포함하는 반도체 소자의 콘택 및 그 형성 방법에 관한 것이다.
집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택에 대한 다양한 기술들이 개발되고 있다. 반도체 산업에서 말하는 스택이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
스택 패키지의 한 예로 관통 실리콘 비아(Through silicon via)를 이용한 구조가 제안되었다. 관통 실리콘 비아를 이용한 스택 패키지는 칩 내에 관통 실리콘 비아를 형성해서 관통 실리콘 비아에 의해 수직으로 칩들 간 물리적 및 전기적 연결이 이루어지도록 한 구조이다.
도 1a 및 도 1b를 참조하여 종래 기술에 따른 반도체 소자의 콘택 형성 방법을 설명하면 다음과 같다.
먼저, 도 1a를 참조하면 반도체 기판(10)을 식각하여 콘택홀(15)을 형성한다. 이어서, 콘택홀(15) 내측벽에 절연막(20)를 형성한다. 이때, 절연막(20)는 산화막을 포함하는 물질로 형성하는 것이 바람직하다. 그 다음, 도 1b를 참조하면 절연막(20)가 형성된 콘택홀(15) 저부면에 금속 시드층을 형성한다. 이어서, 금속 시드층을 성장시켜 콘택홀(15)에 금속층을 매립함으로써 콘택(25)을 형성한다. 이때, 금속층은 구리(Cu)를 포함하는 물질로 형성하는 것이 바람직하다. 이렇게 형성된 콘택(25)이 관통 실리콘 비아가 된다.
상술한 바와 같이, 구리 물질을 이용하여 관통 실리콘 비아를 형성하게 되면, 후속으로 진행되는 열처리 공정에 의해 구리의 부피가 팽창되고, 이로 인해 인해 구리 물질이 반도체 기판 상면으로 솟구치는 문제가 발생하게 되어 후속 공정에 불량을 유발시켜 소자의 특성이 저하된다. 이를 개선하기 위해서는 관통 실리콘 비아의 선폭을 감소시켜 구리 물질의 양을 줄이는 방법이 제안되었다. 그러나, 이는 후속으로 진행되는 범프(Bump) 공정 시 범프 사이즈를 감소시켜야 하는데 포토 장비의 한계로 인해 범프 사이즈를 감소시키는 방법에도 한계가 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 반도체 기판 후면에는 선폭이 큰 콘택을 형성하여 범프 공정의 공정 마진을 유지한다. 한편, 반도체 기판 상면에는 선폭이 작은 콘택을 형성하여 구리 물질의 부피를 줄이고, 반도체 기판 상면으로 구리 물질이 솟구치는 현상을 방지할 수 있는 반도체 소자의 콘택 및 그 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 반도체 기판 내에 구비된 제 1 콘택과, 제 1 콘택과 연결되며, 상기 제 1 콘택보다 작은 선폭을 가지는 제 2 콘택을 포함하는 관통 실리콘 비아(Through Silicon Via)를 포함하는 것을 특징으로 한다.
나아가, 제 1 콘택 및 제 2 콘택은 구리를 포함하는 물질인 것을 특징으로하며, 제 1 콘택의 선폭은 5 ~ 15㎛이며, 제 2 콘택의 선폭은 2 ~ 7㎛인 것을 특징으로 한다.
그리고, 제 2 콘택 양측에 절연막을 더 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 콘택 형성 방법은 반도체 기판 내에 제 1 콘택을 형성하는 단계와, 제 1 콘택 상부에 상기 제 1 콘택보다 선폭이 작은 제 2 콘택을 형성하여 관통 실리콘 비아(Through Silicon Via)를 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 제 1 콘택을 형성하는 단계는 반도체 기판을 식각하여 콘택홀을 형성하는 단계와, 콘택홀 저부에 금속층을 매립하는 단계를 더 포함하는 것을 특징으로 한다. 그리고, 금속층을 매립하는 단계는 콘택홀 저부면에 금속 시드층을 형성하는 단계와, 금속 시드층 상부에 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 제 2 콘택을 형성하는 단계는 제 1 콘택이 형성된 상기 콘택홀 상부에 절연막을 형성하는 단계와, 절연막을 식각하여 상기 제 1 콘택보다 작은 선폭을 가지는 제 2 콘택홀을 형성하는 단계와, 제 2 콘택홀에 금속층을 매립하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 금속층을 매립하는 단계에서, 금속층은 구리 물질을 포함하는 것을 특징으로 한다.
또한, 반도체 소자의 콘택은 반도체 기판 내에 구비된 제 1 콘택과, 제 1 콘택과 연결되며, 제 1 콘택보다 작은 선폭을 가지는 제 2 콘택과, 제 1 콘택 상부의 제 2 콘택 측벽에 구비된 제 2 절연막과, 제 2 절연막 및 제 1 콘택 측벽에 구비된 제 1 절연막을 포함하는 관통 실리콘 비아(Through Silicon Via)를 포함하는 것을 특징으로 한다. 제 1 콘택 및 제 2 콘택은 구리를 포함하는 물질이며, 제 1 절연막 및 제 2 절연막은 산화막을 포함하는 물질인 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 콘택 형성 방법은 반도체 기판을 식각하여 제 1 콘택홀을 형성하는 단계와, 제 1 콘택홀 저부에 금속층을 매립하여 제 1 콘택을 형성하는 단계와, 제 1 콘택이 형성된 상기 제 1 콘택홀 내에 절연막을 형성하는 단계와, 절연막을 식각하여 상기 제 1 콘택홀의 선폭보다 작은 선폭을 가지는 제 2 콘택홀을 형성하는 단계와, 제 2 콘택홀에 금속층을 매립하여 제 2 콘택을 형성하여 관통 실리콘 비아(Through Silicon Via)를 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 제 1 콘택홀을 형성하는 단계에서, 제 1 콘택홀은 5 ~ 15㎛의 선폭으로 형성하는 것을 특징으로 하고, 제 1 콘택홀을 형성하는 단계 이후 제 1 콘택홀 내측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 제 1 콘택을 형성하는 단계는 제 1 콘택홀 저부면에 금속 시드층을 형성하는 단계와, 금속 시드층 상부에 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 제 1 콘택홀 내에 절연막을 형성하는 단계에서, 절연막은 산화막을 포함하는 물질로 형성하는 것을 특징으로 한다.
나아가, 제 2 콘택홀을 형성하는 단계에서, 제 2 콘택홀은 제 1 콘택이 노출되도록 형성하며, 제 2 콘택홀을 형성하는 단계에서, 제 2 콘택홀은 2 ~ 7㎛의 선폭으로 형성하는 것을 특징으로 한다.
그리고, 제 2 콘택을 형성하는 단계는 제 2 콘택홀 저부면에 금속 시드층을 형성하는 단계와, 금속 시드층 상부에 금속층을 형성하는 단계를 더 포함하며, 금속 시드층은 구리 물질을 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 콘택 및 그 형성 방법은 다음과 같은 효과를 제공한다.
첫째, 반도체 기판 상면은 선폭이 작은 제 1 콘택을 형성하여 콘택의 부피를 감소시킴으로써, 제 1 콘택의 구리 물질이 반도체 기판 상면으로 솟아오르는 불량을 최소화하여 소자의 특성을 향상시키는 효과를 제공한다.
둘째, 반도체 기판 후면은 선폭이 큰 제 2 콘택을 형성하여 콘택의 직경을 증가시킴으로써, 후속으로 진행되는 범프 공정 시 공정 마진이 증가되어 소자의 특성을 향상시키는 효과를 제공한다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 콘택 및 그 형성 방법을 도시한 단면도.
도 2는 본 발명에 따른 반도체 소자의 콘택을 도시한 단면도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 콘택 형성 방법을 도시한 단면도.
도 2는 본 발명에 따른 반도체 소자의 콘택을 도시한 단면도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 콘택 형성 방법을 도시한 단면도.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 콘택 및 그 형성 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 관통 실리콘 비아(Through Silicon Via)을 도시한 단면도이다.
도 2를 참조하면, 반도체 기판(100) 내에 'W1'의 선폭을 가지는 제 1 콘택(120)이 구비되고, 제 1 콘택(120) 상부에 제 1 콘택(120) 보다 작은 선폭(W2)을 가지는 제 2 콘택(130)이 구비된다. 여기서, 제 1 콘택(120) 및 제 2 콘택(130)은 구리(Cu)를 포함하는 물질로 형성된다. 그리고, 제 1 콘택(120)의 선폭(W1)은 5 ~ 15㎛이며, 제 2 콘택(130)의 선폭(W2)은 제 1 콘택(120)의 선폭(W1)보다 작게 형성된다. 바람직하게는 제 2 콘택(130)의 선폭(W2)은 2 ~ 7㎛이 되도록 한다.
또한, 제 2 콘택(130) 양측에 제 2 절연막(125)이 구비된다. 제 2 절연막(125)은 산화막을 포함하는 물질이며, 제 2 절연막(125)과 제 2 콘택(130)의 선폭(W2)이 제 1 콘택(120)의 선폭(W1)과 동일하게 된다. 그리고, 반도체 기판(100)과 제 1 콘택(120)의 계면 및 반도체 기판(100)과 제 2 절연막(125)의 계면에 스페이서(110)가 구비된다. 여기서, 스페이서(110)는 산화막을 포함하는 물질인 것이 바람직하다.
이와 같이, 제 1 콘택(120) 및 제 1 콘택(120)보다 작은 선폭을 가지는 제 2 콘택(130)을 포함하는 관통 실리콘 비아를 사용함으로써, 선폭이 큰 제 1 콘택(120)은 범프(BUMP) 공정 시 공정 마진을 유지할 수 있도록 하고, 선폭이 작은 제 2 콘택(130)은 소자들이 형성된 반도체 기판 상부로 콘택 내의 구리 물질이 솟아오르는 불량을 방지할 수 있다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 콘택 형성 방법을 도시한 단면도이다.
먼저, 도 3a를 참조하면 반도체 기판(100) 상부에 관통 실리콘 비아(Through silicon via)를 정의하는 제 1 마스크 패턴(미도시)을 형성한다. 그 다음, 제 1 마스크 패턴(미도시)을 식각 마스크로 반도체 기판(100)을 식각하여 제 1 콘택홀(105)을 형성한다. 이때, 제 1 콘택홀(105)은 5 ~ 15㎛의 선폭(W1)으로 형성하는 것이 바람직하며, 40 ~ 80㎛의 깊이로 형성하는 것이 바람직하다.
그 다음, 제 1 콘택홀(105)을 포함하는 반도체 기판(100) 표면에 제 1 절연막을 형성한다. 이때, 제 1 절연막은 산화막을 포함하는 물질로 형성하는 것이 바람직하다. 이어서, 에치-백(Etch-Back) 공정으로 반도체 기판(100) 표면의 제 1 절연막을 제거하여 콘택홀(105) 내측벽에만 제 1 절연막(110)을 남기도록 한다. 이때, 제 1 절연막(110)는 콘택과 반도체 기판(100) 사이를 절연시키는 효과를 제공한다.
도 3b를 참조하면, 제 1 콘택홀(105) 내측벽 및 저부면에 배리어 메탈층(미도시)을 형성한다. 이때, 배리어 메탈층(미도시)은 티타늄(Ti), 티타늄 질화막(TiN) 및 이들의 조합 중 선택된 어느 하나의 물질을 포함하는 것이 바람직하다. 이러한 배리어 메탈층은 CVD(Chemical Vapor Deposition) 방법을 이용하여 형성하는 것이 바람직하며, 후속으로 형성되는 구리(Cu) 물질의 확산을 방지하고 응집성(adhision)을 향상시키기 위한 확산 방지막의 역할을 할 수 있다.
그 다음, 콘택홀(105) 저부면의 배리어 메탈층(미도시) 상부에 금속 시드층(Metal Seed Layer)을 형성한다. 이때, 금속 시드층은 구리를 포함하는 물질인 것이 바람직하다.
이어서, 금속 시드층을 시드로 제 1 콘택홀(105)에 금속층을 매립하여 제 1 콘택(120)을 형성한다. 이때, 금속층은 제 1 콘택홀(105) 저부면에서부터 상부로 증착하는 방식으로 형성되며, 제 1 콘택홀(105) 저부면으로부터 20 ~ 30㎛의 높이가 되도록 형성하는 것이 바람직하다. 즉, 제 1 콘택홀(105)의 상부로부터 일정 깊이는 금속층으로 매립되지 않도록 한다. 또한, 제 1 콘택(120)은 금속 시드층(미도시)과 같은 물질로 형성된다. 예컨대, 제 1 콘택(120)은 구리를 포함하는 물질인 것이 바람직하다.
그 다음, 도 3c를 참조하면 제 1 콘택(120)이 형성된 제 1 콘택홀(105)을 포함하는 반도체 기판(100) 상부에 제 2 절연막(125)을 형성한다. 이때, 제 2 절연막(125)은 산화막을 포함하는 물질인 것이 바람직하며, 더욱 바람직하게는 SOG(Spin On Glass) 산화막으로 형성한다.
이어서, 반도체 기판(100)이 노출될때까지 평탄화 공정을 진행하여 제 1 콘택홀(105) 내의 제 1 콘택(120) 상부에 제 2 절연막(125)이 매립되도록 한다. 그리고, 반도체 기판(100) 및 제 2 절연막(125) 상부에 제 2 절연막(125) 중앙부 일부를 노출시키는 제 2 마스크 패턴(미도시)을 형성한다. 다음으로, 제 2 마스크 패턴(미도시)을 식각 마스크로 제 2 절연막(125)을 식각하여 제 2 콘택홀(127)을 형성한다. 이때, 제 2 콘택홀(127)은 2 ~ 7㎛의 선폭(W2)으로 형성하는 것이 바람직하다. 즉, 제 2 콘택홀(127)은 제 1 콘택(120)의 선폭(W1)보다 작은 선폭으로 형성된다.
다음으로, 도 3e를 참조하면, 제 2 콘택홀(127) 내측벽 및 저부면에 배리어 메탈층(미도시)을 형성한다. 이때, 배리어 메탈층(미도시)은 티타늄(Ti), 티타늄 질화막(TiN) 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성하는 것이 바람직하다.
그 다음, 제 2 콘택홀(127) 저부면의 배리어 메탈층(미도시) 상부에 금속 시드층을 형성한다. 이때, 금속 시드층은 구리를 포함하는 물질인 것이 바람직하다. 이어서, 제 2 콘택홀(127) 내의 금속 시드층 상부에 금속층을 매립함으로써 제 2 콘택(130)을 형성한다. 이때, 금속층은 15 ~25㎛의 높이로 형성한다. 이렇게 형성된 제 1 콘택(120) 및 제 2 콘택(130)이 관통 실리콘 비아로 사용된다.
이어서, 도시되지는 않았으나 반도체 기판의 후면(backside)을 백그라인딩(back grinding)하여 관통 실리콘 비아를 노출시킨다. 이 후, 반도체 기판을 개별 칩들로 분리시킨 후, 기판 상에 적어도 둘 이상의 칩을 관통 실리콘 비아를 이용해서 수직으로 쌓아 올린다.
상술한 바와 같이, 반도체 기판(100) 후면에는 선폭이 큰 제 1 콘택(120)을 형성하여 후속으로 진행하는 범프 공정 시 공정 마진을 향상시킨다. 범프 공정을 진행하기 위해서는 반도체 기판(100) 후면에 감광막을 형성한 후 포토 공정을 수행하여 감광막 패턴을 형성하여야 하는데, 포도 장비의 능력에 한계가 있으므로 범프 사이즈를 줄이는데도 한계가 있다. 그러나, 본 발명에서는 제 1 콘택(120)의 선폭을 크게 형성함으로써, 범프 공정을 위한 공정 마진을 향상시킬 수 있다.
또한, 반도체 기판(100) 상면에는 선폭이 작은 제 2 콘택(130)을 형성하여 관통 실리콘 비아 내의 구리 물질의 부피를 감소시킨다. 이로 인해, 구리 물질이 솟구치는 현상을 감소시켜 소자의 특성을 향상시킬 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 반도체 기판 105 : 제 1 콘택홀
110 : 스페이서 120 : 제 1 콘택
125 : 절연막 127 : 제 2 콘택홀
130 : 제 2 콘택
110 : 스페이서 120 : 제 1 콘택
125 : 절연막 127 : 제 2 콘택홀
130 : 제 2 콘택
Claims (18)
- 삭제
- 삭제
- 삭제
- 반도체 기판 내에 구비된 제 1 콘택; 및
상기 제 1 콘택과 연결되며, 상기 제 1 콘택보다 작은 선폭을 가지는 제 2 콘택;
상기 제 2 콘택 측벽에 구비되며, 상기 제 2 콘택에 의해 노출된 상기 제 1 콘택의 선폭과 동일한 선폭으로 구비된 제 2 절연막; 및
상기 제 2 절연막 및 상기 제 1 콘택 측벽에 구비된 제 1 절연막
을 포함하는 관통 실리콘 비아(Through Silicon Via)를 포함하는 것을 특징으로 하는 반도체 소자의 콘택. - 청구항 5은(는) 설정등록료 납부시 포기되었습니다.청구항 4에 있어서,
상기 제 1 콘택 및 제 2 콘택은 구리를 포함하는 물질인 것을 특징으로 하는 반도체 소자의 콘택. - 청구항 6은(는) 설정등록료 납부시 포기되었습니다.청구항 4에 있어서,
상기 제 1 절연막 및 제 2 절연막은 산화막을 포함하는 물질인 것을 특징으로 하는 반도체 소자의 콘택. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 반도체 기판을 식각하여 제 1 콘택홀을 형성하는 단계;
상기 제 1 콘택홀 내측벽에 제 1 절연막을 형성하는 단계;
상기 제 1 절연막이 형성된 제 1 콘택홀 저부에 금속층을 매립하여 제 1 콘택을 형성하는 단계;
상기 제 1 콘택이 형성된 상기 제 1 콘택홀 내에 제 2 절연막을 형성하는 단계;
상기 제 2 절연막을 식각하여 상기 제 1 콘택홀의 선폭보다 작은 선폭을 가지는 제 2 콘택홀을 형성하는 단계; 및
상기 제 2 콘택홀에 금속층을 매립하여 제 2 콘택을 형성하여 관통 실리콘 비아(Through Silicon Via)를 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법. - 삭제
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.청구항 12에 있어서,
상기 제 1 콘택을 형성하는 단계는
상기 제 1 콘택홀 저부면에 금속 시드층을 형성하는 단계; 및
상기 금속 시드층 상부에 금속층을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법. - 청구항 15은(는) 설정등록료 납부시 포기되었습니다.청구항 12에 있어서,
상기 제 1 콘택홀 내에 절연막을 형성하는 단계에서,
상기 절연막은 산화막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법. - 청구항 16은(는) 설정등록료 납부시 포기되었습니다.청구항 12에 있어서,
상기 제 2 콘택홀을 형성하는 단계에서,
상기 제 2 콘택홀은 상기 제 1 콘택이 노출되도록 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법. - 청구항 17은(는) 설정등록료 납부시 포기되었습니다.청구항 12에 있어서,
상기 제 2 콘택을 형성하는 단계는
상기 제 2 콘택홀 저부면에 금속 시드층을 형성하는 단계; 및
상기 금속 시드층 상부에 금속층을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법. - 청구항 18은(는) 설정등록료 납부시 포기되었습니다.청구항 14 또는 청구항 17에 있어서,
상기 금속 시드층을 형성하는 단계에서,
상기 금속 시드층은 구리 물질을 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
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|---|---|---|---|
| KR1020100096423A KR101159723B1 (ko) | 2010-10-04 | 2010-10-04 | 반도체 소자의 콘택 및 그 형성 방법 |
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| KR20080041043A (ko) * | 2006-11-06 | 2008-05-09 | 삼성전자주식회사 | 관통전극을 구비한 반도체 소자 및 그 형성방법 |
| KR20090043156A (ko) * | 2007-10-29 | 2009-05-06 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| US20100001378A1 (en) | 2008-07-01 | 2010-01-07 | Teledyne Scientific & Imaging, Llc | Through-substrate vias and method of fabricating same |
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2010
- 2010-10-04 KR KR1020100096423A patent/KR101159723B1/ko not_active IP Right Cessation
Patent Citations (3)
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